公开(公告)号：CN117637603A

公开(公告)日：2024-03-01

申请号：CN202311335277.5

申请日：2023-10-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄靖祐 ,  叶德强 ,  柯亭竹

IPC: H01L21/768 ,  H01L21/66 ,  H01L23/522 ,  H01L23/528

Abstract: 本发明提供一种方法，所述方法包括：在第一衬底之上形成第一互连线结构，第一互连线结构中包括介电层及金属化图案，金属化图案包括包括顶部金属结构的顶部金属层；在第一互连线结构的顶部金属结构之上形成钝化层；形成穿过钝化层的第一开口；在第一开口中及钝化层之上形成探针垫，探针垫电性连接至第一顶部金属结构；对探针垫实行电路探针测试；移除探针垫；以及在钝化层之上的介电层中形成结合垫及结合通孔，结合垫及结合通孔电性耦合至所述顶部金属结构的第二顶部金属结构及所述顶部金属结构的第三顶部金属结构。

公开(公告)号：CN109616441B

公开(公告)日：2021-02-26

申请号：CN201811122513.4

申请日：2018-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  蔡惠榕 ,  郭宏瑞 ,  刘重希 ,  普翰屏 ,  柯亭竹

IPC: H01L21/768 ,  H01L23/522

Abstract: 本发明的实施例提供了半导体器件及其制造方法。根据一些实施例，在半导体器件上方形成通孔，其中，半导体器件密封在密封剂内。金属化层和第二通孔形成在第一通孔上方并且与第一通孔电连接，以及使用相同的晶种层形成金属化层和第二通孔。实施例包括完全接合的通孔、与晶种层接触的部分接合的通孔以及不与晶种层接触的部分接合的通孔。

公开(公告)号：CN109616441A

公开(公告)日：2019-04-12

申请号：CN201811122513.4

申请日：2018-09-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  蔡惠榕 ,  郭宏瑞 ,  刘重希 ,  普翰屏 ,  柯亭竹

IPC: H01L21/768 ,  H01L23/522

Abstract: 本发明的实施例提供了半导体器件及其制造方法。根据一些实施例，在半导体器件上方形成通孔，其中，半导体器件密封在密封剂内。金属化层和第二通孔形成在第一通孔上方并且与第一通孔电连接，以及使用相同的晶种层形成金属化层和第二通孔。实施例包括完全接合的通孔、与晶种层接触的部分接合的通孔以及不与晶种层接触的部分接合的通孔。

公开(公告)号：CN1536645A

公开(公告)日：2004-10-13

申请号：CN200410030981.0

申请日：2004-04-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 柯亭竹 ,  蔡明兴

IPC: H01L21/768 ,  H01L21/3205

CPC classification number: H01L21/76843 ,  H01L21/2885 ,  H01L21/76861 ,  H01L21/76873 ,  H01L2221/1089

Abstract: 本发明涉及一种可改善铜金属层结构的表面处理方法，包括下列步骤：(a)提供一表面具有介电层的半导体基底，且所述介电层形成有一沟槽；(b)在所述介电层表面及沟槽表面依序形成一顺应性的阻障金属层及铜晶种层；(c)施行一旋转喷洒程序，在所述铜晶种层表面形成一液态活化层以活化所述铜晶种层表面；以及(d)施行一电镀程序，以在所述铜晶种层表面形成一铜金属层并填满所述沟槽。利用本发明的方法将可改善所形成的铜金属层结构，减少铜金属层内部缺陷的出现。

公开(公告)号：CN115241055A

公开(公告)日：2022-10-25

申请号：CN202210134129.6

申请日：2022-02-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张俊伟 ,  陈明发 ,  史朝文 ,  柯亭竹

IPC: H01L21/306

Abstract: 本公开涉及通过减少数量的CMP工艺可去除的简化载体。一种方法包括：将第一封装组件键合在复合载体上；以及在所述复合载体上执行第一抛光工艺以去除所述复合载体的基底载体。所述第一抛光工艺停止于所述复合载体的第一层上。执行第二抛光工艺以去除所述复合载体的第一层。所述第二抛光工艺停止于所述复合载体的第二层上。执行第三抛光工艺以去除所述复合载体中的多个层。所述多个层包括所述第二层，并且其中，所述第三抛光工艺停止于所述第一封装组件中的电介质层上。

公开(公告)号：CN100424867C

公开(公告)日：2008-10-08

申请号：CN200510069549.7

申请日：2005-05-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄瑞仁 ,  蔡明兴 ,  眭晓林 ,  苏鸿文 ,  柯亭竹

IPC: H01L23/52 ,  H01L21/768

CPC classification number: H01L21/76838 ,  H01L21/76805 ,  H01L21/76807 ,  H01L21/76834 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种集成电路的内连线结构，包括：在一半导体基板上方形成第一导线，然后在此第一导线上方形成一导电覆盖层以改善元件的可靠度。之后，在此导电覆盖层上方形成一蚀刻停止层，并在此蚀刻停止层上方形成一金属层间介电层。接着，在上述蚀刻停止层、金属层间介电层、以及导电覆盖层内形成一介层窗开口与一沟渠。然后，在此第一导线内形成一凹部。此凹部可以在蚀刻上述介电层时，借由过度蚀刻的方式而形成；此凹部也可以利用另外的方法而形成，例如进行氩离子溅射蚀刻。之后，将此沟渠、开口以及凹部填满而形成第二导线。本发明降低了因第二导线透过导电覆盖层与第一导线耦接而发生的高接触电阻及RC延迟的问题。

公开(公告)号：CN113035801A

公开(公告)日：2021-06-25

申请号：CN202011539154.X

申请日：2020-12-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄立朴 ,  刘重希 ,  普翰屏 ,  潘信瑜 ,  刘明凯 ,  柯亭竹

IPC: H01L23/367 ,  H01L27/108 ,  H01L27/11 ,  H01L27/11502 ,  H01L27/11585 ,  H01L27/22 ,  H01L27/24 ,  H01L21/50 ,  H01L21/56

Abstract: 描述一种存储器装置，其包含基础芯片和安装在基础芯片上且与基础芯片连接的存储器立方体。存储器立方体包含多个堆叠层，且多个堆叠层中的每一层包含由包封体横向包覆的半导体芯片和重布线结构。多个堆叠层的半导体芯片通过多个堆叠层中的重布线结构与基础芯片电连接。存储器立方体包含延伸穿过多个堆叠层且连接到基础芯片的热路径结构。热路径结构具有比包封体的导热率更大的导热率。热路径结构与多个堆叠层中的半导体芯片和基础芯片电隔离。

公开(公告)号：CN102881675B

公开(公告)日：2015-08-05

申请号：CN201210058714.9

申请日：2012-03-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 万幸仁 ,  柯亭竹

IPC: H01L23/528 ,  H01L21/768

CPC classification number: H01L21/76843 ,  H01L21/2855 ,  H01L21/28556 ,  H01L21/76844 ,  H01L21/76877 ,  H01L23/53276 ,  H01L2221/1094 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种集成电路结构。该集成电路结构包括：衬底，具有形成在其中的IC器件；第一电介质材料层，被设置在衬底上并具有形成在其中的第一沟槽；以及第一合成互连部件，被设置在第一沟槽中并与IC器件电连接。该第一合成互连部件包括：第一阻挡层，被设置在第一沟槽的侧壁上；第一金属层，被设置在第一阻挡层上；以及第一石墨烯层，被设置在金属层上。本发明还提供了一种用于高性能互连的结构和方法。

公开(公告)号：CN1783476A

公开(公告)日：2006-06-07

申请号：CN200510069549.7

申请日：2005-05-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄瑞仁 ,  蔡明兴 ,  眭晓林 ,  苏鸿文 ,  柯亭竹

IPC: H01L23/52 ,  H01L21/768

CPC classification number: H01L21/76838 ,  H01L21/76805 ,  H01L21/76807 ,  H01L21/76834 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种集成电路的内连线结构，包括：在一半导体基板上方形成第一导线，然后在此第一导线上方形成一导电覆盖层以改善元件的可靠度。之后，在此导电覆盖层上方形成一蚀刻停止层，并在此蚀刻停止层上方形成一金属层间介电层。接着，在上述蚀刻停止层、金属层间介电层、以及导电覆盖层内形成一介层窗开口与一沟渠。然后，在此第一导线内形成一凹部。此凹部可以在蚀刻上述介电层时，借由过度蚀刻的方式而形成；此凹部也可以利用另外的方法而形成，例如进行氩离子溅射蚀刻。之后，将此沟渠、开口以及凹部填满而形成第二导线。本发明降低了因第二导线透过导电覆盖层与第一导线耦接而发生的高接触电阻及RC延迟的问题。

公开(公告)号：CN117276191A

公开(公告)日：2023-12-22

申请号：CN202310959866.4

申请日：2023-08-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄靖祐 ,  丁国强 ,  柯亭竹

IPC: H01L21/768 ,  H01L23/522 ,  H01L21/67

Abstract: 一种形成封装件的方法包括：通过面对面接合将第一器件管芯接合至第二器件管芯，其中，第二器件管芯位于器件晶圆中，形成间隙填充区域以环绕第一器件管芯，对器件晶圆执行背侧研磨工艺以露出第二器件管芯中的第一贯通孔，以及在器件晶圆的背侧上形成再分布结构。再分布结构通过第二器件管芯中的第一贯通孔电连接至第一器件管芯。将支撑衬底接合到第一器件管芯。本发明的实施例还提供了封装件。