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公开(公告)号：CN111244173B
公开(公告)日：2023-12-22
申请号：CN201911194501.7
申请日：2019-11-28
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/775 , H01L29/78 , H01L29/167 , H01L21/335 , H01L21/336 , B82Y10/00
摘要： 半导体器件包括沟道区域、与沟道区域相邻的源极/漏极区域和源极/漏极外延层。该源极/漏极外延层包括外延形成在源极/漏极区域上的第一外延层、外延形成在第一外延层上的第二外延层和外延形成在第二外延层上的第三外延层。该第一外延层包括选自由SiAs层、SiC层和SiCP层组成的组中的至少一个。本发明的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN113345963A
公开(公告)日：2021-09-03
申请号：CN202110017445.0
申请日：2021-01-07
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336 , H01L29/423
摘要： 本发明公开了一种在源极/漏极(S/D)区和全环珊结构之间具有内部间隔件结构的半导体器件的结构以及制造该半导体器件的方法。半导体器件，包括：衬底；纳米结构层的堆叠件，具有设置在衬底上的第一纳米结构区和第二纳米结构区；第一S/D区和第二S/D区，设置在衬底上。第一S/D区和第二S/D区中的每一者包括围绕在第一纳米结构区中的每一者周围的外延区；全环栅(GAA)结构，设置在第一S/D区和第二S/D区之间，并且围绕在第二纳米结构区中的每一者周围；第一内部间隔件，设置在第一S/D区的外延子区和全环栅结构的栅极子区之间；第二内部间隔件，设置在第二S/D区的外延子区和全环栅结构的栅极子区之间；钝化层，设置在第一纳米结构区和第二纳米结构区的侧壁上。
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公开(公告)号：CN111128888B
公开(公告)日：2023-01-06
申请号：CN201911052164.8
申请日：2019-10-31
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
摘要： 一种制造半导体器件的方法，在半导体衬底上方形成多个鳍结构。鳍结构沿着第一方向延伸并且在与第一方向交叉的第二方向上布置。在鳍结构上方形成在第二方向上延伸的多个牺牲栅极结构。在相邻的牺牲栅极结构之间的多个鳍结构上方形成层间介电层。通过沿着第二方向形成栅极端部间隔，将牺牲栅极结构切割成多个牺牲栅极结构。通过用两种或多种介电材料填充栅极端部间隔来形成栅极分隔插塞。两种或多种介电材料包括第一层和形成在第一层上的第二层，并且第二层的介电常数小于第一层的介电常数。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN113363206A
公开(公告)日：2021-09-07
申请号：CN202110585243.6
申请日：2021-05-27
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/768 , H01L23/532 , H01L21/82 , H01L27/06 , H01L27/13
摘要： 方法包括在导电部件上方沉积第一钝化层，其中第一钝化层具有第一介电常数；在第一钝化层上方形成电容器；在电容器上方沉积第二钝化层，其中第二钝化层具有大于第一介电常数的第二介电常数。该方法还包括在电容器上方形成电连接到电容器的再分布线；在再分布线上方沉积第三钝化层；以及形成穿透第三钝化层以电连接至再分布线的凸块下金属(UBM)。本申请的实施例还涉及半导体器件和形成半导体器件的方法。
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公开(公告)号：CN111261716A
公开(公告)日：2020-06-09
申请号：CN201911204429.1
申请日：2019-11-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/78 , H01L21/336 , H01L29/08
摘要： 一种半导体器件包括沟道区以及与沟道区相邻的源极/漏极区。源极/漏极区包括第一外延层、外延形成在第一外延层上的第二外延层和外延形成在第二外延层上的第三外延层，并且第一外延层由SiAs制成。本发明的实施例还涉及半导体器件的制造方法。
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公开(公告)号：CN101740484B
公开(公告)日：2012-03-28
申请号：CN200910126308.X
申请日：2009-02-26
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/768 , H01L21/60 , H01L21/50
CPC分类号： H01L21/76898 , H01L25/0657 , H01L25/50 , H01L2224/05001 , H01L2224/05009 , H01L2224/05124 , H01L2224/05139 , H01L2224/05144 , H01L2224/05147 , H01L2224/05184 , H01L2224/05568 , H01L2224/05609 , H01L2224/05616 , H01L2224/05624 , H01L2224/05644 , H01L2224/05647 , H01L2224/05684 , H01L2224/16 , H01L2225/06513 , H01L2225/06541 , H01L2924/00014 , H01L2924/0105 , H01L2924/01079 , H01L2924/013 , H01L2924/01029
摘要： 本发明提供了一种形成具有穿透硅通孔(TSV)的半导体器件的方法。包括以下步骤：提供在其上形成有第一电介质层的半导体器件。在该第一电介质层上形成一个或多个电介质层，由此，每一个电介质层具有一个堆叠结构，其中一个或多个电介质层中的堆叠结构的垂直对齐。堆叠结构可能是，例如，金属环。该堆叠结构然后被去除从而形成第一凹口。由第一凹口延伸到到衬底中形成第二凹口。在第二凹口中填充导电物质从而形成TSV。
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公开(公告)号：CN113345963B
公开(公告)日：2024-05-28
申请号：CN202110017445.0
申请日：2021-01-07
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336 , H01L29/423
摘要： 本发明公开了一种在源极/漏极(S/D)区和全环珊结构之间具有内部间隔件结构的半导体器件的结构以及制造该半导体器件的方法。半导体器件，包括：衬底；纳米结构层的堆叠件，具有设置在衬底上的第一纳米结构区和第二纳米结构区；第一S/D区和第二S/D区，设置在衬底上。第一S/D区和第二S/D区中的每一者包括围绕在第一纳米结构区中的每一者周围的外延区；全环栅(GAA)结构，设置在第一S/D区和第二S/D区之间，并且围绕在第二纳米结构区中的每一者周围；第一内部间隔件，设置在第一S/D区的外延子区和全环栅结构的栅极子区之间；第二内部间隔件，设置在第二S/D区的外延子区和全环栅结构的栅极子区之间；钝化层，设置在第一纳米结构区和第二纳米结构区的侧壁上。
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公开(公告)号：CN113363158A
公开(公告)日：2021-09-07
申请号：CN202110185564.7
申请日：2021-02-10
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/48 , H01L23/488
摘要： 一种方法包括形成第一导电部件；在第一导电部件的侧壁和顶面上沉积钝化层；蚀刻钝化层以露出第一导电部件；以及使钝化层的第一顶面凹进以形成阶梯。阶梯包括钝化层的第二顶面。该方法还包括在钝化层上形成平坦化层；以及形成延伸至钝化层中以接触第一导电部件的第二导电部件。本发明的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113345890A
公开(公告)日：2021-09-03
申请号：CN202011431818.0
申请日：2020-12-07
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
摘要： 公开了在FET器件的源极/漏极(S/D)区域之间具有核‑壳纳米结构化沟道区域的半导体器件的结构，以及制造半导体器件的方法。半导体器件包括：衬底；纳米结构化层的堆叠件，具有设置在衬底上的第一和第二纳米结构化区域；以及包裹第二纳米结构化区域的纳米结构化壳区域。纳米结构化壳区域和第二纳米结构化区域具有彼此不同的半导体材料。半导体器件还包括设置在衬底上的第一和第二源极/漏极(S/D)区域以及设置在第一和第二S/D区域之间的全环栅(GAA)结构。第一和第二S/D区域中的每个包括包裹每个第一纳米结构化区域的外延区域，并且GAA结构包裹每个纳米结构化壳区域。
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公开(公告)号：CN111244173A
公开(公告)日：2020-06-05
申请号：CN201911194501.7
申请日：2019-11-28
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/775 , H01L29/78 , H01L29/167 , H01L21/335 , H01L21/336 , B82Y10/00
摘要： 半导体器件包括沟道区域、与沟道区域相邻的源极/漏极区域和源极/漏极外延层。该源极/漏极外延层包括外延形成在源极/漏极区域上的第一外延层、外延形成在第一外延层上的第二外延层和外延形成在第二外延层上的第三外延层。该第一外延层包括选自由SiAs层、SiC层和SiCP层组成的组中的至少一个。本发明的实施例还涉及制造半导体器件的方法。
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