公开(公告)号：CN100505263C

公开(公告)日：2009-06-24

申请号：CN200710089514.9

申请日：2007-03-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐祖望 ,  柯志欣 ,  谢志宏 ,  彭宝庆 ,  章勋明

IPC: H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L21/8238

CPC classification number: H01L21/823807 ,  H01L21/823864 ,  H01L29/7843 ,  Y10S438/981

Abstract: 本发明提供一种半导体结构及其形成方法，特别涉及一种半导体结构，包括：一基底，一第一MOS元件位于该基底的第一区域之上，其中第一MOS元件包括一第一间隙壁衬层。该半导体结构更包括一第二MOS元件位于该第二区域，其中第二MOS元件包括一第二间隙壁衬层。一具有第一厚度的第一应力膜形成在第一MOS元件上，且直接形成在该第一间隙壁衬层之上。一具有第二厚度第二应力膜形成在第二MOS元件之上，且直接形成在该第二间隙壁衬层之上。该第一及该第二应力膜可为不同材料。本发明所述的半导体结构及其形成方法，随着间隙壁移除，相邻两MOS元件间间隙的深宽比减小，因此接触窗蚀刻停止层能提供足够的应力至MOS元件的沟道区域。

公开(公告)号：CN100378985C

公开(公告)日：2008-04-02

申请号：CN200510128422.8

申请日：2005-11-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈豪育 ,  徐祖望 ,  彭宝庆 ,  杨富量

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L29/78648 ,  H01L27/1203

Abstract: 本发明提供一种半导体晶片的半导体结构及其形成方法，具体涉及一种形成双栅极结构的方法，在一第一基底上形成一厚度小于30nm的埋层绝缘层；在埋层绝缘层上形成一第二基底；在第二基底上形成一垫层；在垫层上形成一遮罩层；形成一第一沟槽，延伸穿过垫层、第二基底、埋层绝缘层至第一基底中；以一绝缘材料将第一沟槽填满；以一导电材料将绝缘材料中的第二沟槽填满；在第二基底上形成一金属氧化物半导体晶体管。在埋层绝缘层下形成一底部栅极，且自对准于形成在第二基底上的顶部栅极。本发明不但可改善元件的效能，且具有较小的高低差而不需整平，因此也可简化制程。且底部栅极的驱动电压能有所提升，因此元件效能也能有所提升。

公开(公告)号：CN1512546A

公开(公告)日：2004-07-14

申请号：CN03148625.8

申请日：2003-06-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐鹏富 ,  蔡明桓 ,  彭宝庆 ,  徐祖望 ,  邱远鸿

IPC: H01L21/28

CPC classification number: H01L21/28518 ,  H01L21/76802 ,  H01L21/76814 ,  H01L21/76829

Abstract: 本发明涉及一种栅极接触窗的形成方法，首先，提供一半导体基底，半导体基底上形成有一多晶硅栅极，多晶硅栅极上形成有一金属硅化物层，且金属硅化物层及半导体基底表面上顺应性形成有一停止层；接着，依序在半导体基底上形成一介电层及一具有开口的图案化罩幕层，开口位于介电层表面上与多晶硅栅极对应处，并以图案化罩幕层为罩幕对介电层进行一蚀刻步骤至露出停止层的表面为止，以在介电层形成一接触窗；然后，以具有含氢气体的反应气体对停止层进行一干蚀刻步骤，且于干蚀刻步骤中自然在金属硅化物层表面形成保护层，干蚀刻步骤停止于该保护层。

公开(公告)号：CN100511601C

公开(公告)日：2009-07-08

申请号：CN200710106933.9

申请日：2007-05-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡嘉祥 ,  谢志宏 ,  徐祖望 ,  陈德芳 ,  林家慧 ,  章勋明

IPC: H01L21/311 ,  H01L21/768

CPC classification number: H01L21/31144 ,  H01L21/76802 ,  H01L21/76811

Abstract: 本发明是关于一种利用多晶硅掩模，而非习知技术所使用的金属硬掩模，在一低介电常数介电层上形成一孔洞的方法。一多晶硅硬掩模被形成于一低介电常数介电层之上，以及一光阻层被形成于此多晶硅硬掩模层之上。使用一气体等离子体图刻光阻层并蚀刻多晶硅硬掩模以制造低介电常数介电层的暴露部分。在蚀刻低介电常数介电层之前会先将光阻层移除，以免破坏低介电常数介电层。

公开(公告)号：CN101355053A

公开(公告)日：2009-01-28

申请号：CN200810135549.6

申请日：2006-02-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐祖望 ,  谢志宏 ,  陶宏远 ,  张长昀 ,  钟堂轩 ,  吕昇达

IPC: H01L21/8234

CPC classification number: H01L29/785 ,  H01L29/66795 ,  H01L29/78687

Abstract: 本发明是有关于一种用于形成可达6个场效应晶体管元件的多栅极区域场效应晶体管元件及其形成方法，该元件包括：一包括半导体材料的多鳍状结构，设置在基材之上；该多鳍状结构包括实质平行间隔分开的侧壁部分，每一侧壁部分包括主要内、外表面与上表面；其中每一表面包括一表面用以形成一场效应晶体管于其上。本发明包括多栅极区域的先进CMOSFET元件结构，其具有改进的元件速度与性能以适用于形成先进的集成电路元件。

公开(公告)号：CN100452316C

公开(公告)日：2009-01-14

申请号：CN200510082817.9

申请日：2005-07-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建豪 ,  徐祖望 ,  陈佳麟 ,  李资良 ,  陈世昌

IPC: H01L21/311 ,  H01L21/318 ,  H01L21/31 ,  H01L27/02

CPC classification number: H01L21/31111 ,  H01L21/823481 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/78

Abstract: 本发明提供一种具有阻隔保护层的基板以及形成阻隔保护层于基板上的方法，其中该方法包括：于半导体基板上形成一隔离结构，沉积一原生氮化层于半导体基板上，该氮化层对隔离结构具有一蚀刻选择比。接着，形成一光致抗蚀剂掩膜以部分覆盖原生氮化层。以不损害隔离结构的方法，湿蚀刻未被光致抗蚀剂掩膜覆盖的原生氮化层，以使覆盖有掩膜的原生氮化层形成一阻隔保护层。本发明有效解决现有技术利用氧化层作为阻隔保护层因蚀刻选择性低，而造成间隔内衬层底切以及浅沟槽隔离受损产生凹坑缺陷的问题。并解决现有技术利用氧化层以及氮化层的复合层作为阻隔保护层无法完全移除氮化层以及制程复杂低产率等问题。

公开(公告)号：CN101303975A

公开(公告)日：2008-11-12

申请号：CN200710154750.4

申请日：2007-09-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐祖望 ,  丁致远 ,  钟堂轩 ,  苏怡年 ,  蔡嘉祥

IPC: H01L21/308 ,  H01L21/28 ,  H01L21/336 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L29/7851 ,  H01L29/0649 ,  H01L29/66795 ,  H01L29/7853

Abstract: 本发明提供一种鳍式场效应晶体管及其形成方法，此鳍式场效应晶体管包括：半导体衬底，具有鳍状物结构，介于包含顶部与底部的两个沟槽之间；浅沟槽隔离物，形成于该沟槽的底部；栅极电极，位于该鳍状物结构以及该浅沟槽隔离物的上方，其中该栅极电极大体上垂直于该鳍状物结构；栅极介电层，沿着该鳍状物结构的侧壁形成；以及源极/漏极掺杂区域，形成于该鳍状物结构之中。本发明可降低鳍式场效应晶体管的高低起伏并且可改善制造流程的整合度。

公开(公告)号：CN100364070C

公开(公告)日：2008-01-23

申请号：CN200410096065.7

申请日：2004-11-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建豪 ,  陈佳麟 ,  李资良 ,  陈世昌 ,  徐祖望

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/8234 ,  H01L29/78

CPC classification number: H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7842 ,  H01L29/7843

Abstract: 本发明提供一种半导体元件与其形成方法。该半导体元件包括：基底；位于该基底上的栅极；源极与漏极形成在栅极两侧的基底中；以及具有第一层与第二层的薄间隙壁形成于栅极侧壁，其中第一层与第二层具有在使用相同刻蚀剂时具有相当的刻蚀速率，这里相当的刻蚀速率表示该两刻蚀速率的差距在±10%之间，且其至少为每分钟10埃。本发明提供的半导体元件，其间隙壁的厚度既能保持接触刻蚀停止层的作用，又能有效控制短沟道效应。

公开(公告)号：CN1945829A

公开(公告)日：2007-04-11

申请号：CN200610140004.5

申请日：2006-10-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕昇达 ,  陈宏玮 ,  张长昀 ,  钟堂轩 ,  徐祖望

IPC: H01L27/02 ,  H01L27/108 ,  H01L21/82 ,  H01L21/8242

CPC classification number: H01L28/82 ,  H01L21/845 ,  H01L27/10823 ,  H01L27/10826 ,  H01L27/10879 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

Abstract: 本发明是有关一种单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构，是一种单一电晶体(1T－RAM)型的随机存取记忆位元晶单元和其制造方法。其是提供一种MIM(Metal－Insulator－Metal；金属/绝缘体/金属)电容结构；及在包含有1T－RAM位元晶单元的finFET电晶体(鳍式场效电晶体)的整合集成制程中，制造MIM电容结构的方法。此finFET电晶体和MIM电容是形成于记忆体区，并揭示非对称制程。1T－RAM记忆晶单元和其他电晶体可结合成巨集(Macro)晶单元，而多个巨集晶单元可形成集成电路。MIM电容可包含奈米粒子或奈米结构，以有效增加电容量。FinFET电晶体可形成于绝缘体上，而MIM电容可形成于基材的层间绝缘层中。此制造上述结构的制程可利于使用习知光罩。

公开(公告)号：CN1848396A

公开(公告)日：2006-10-18

申请号：CN200610066511.9

申请日：2006-03-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡嘉祥 ,  徐鹏富 ,  彭宝庆 ,  徐祖望 ,  谢志宏 ,  苏怡年 ,  陶宏远

IPC: H01L21/66 ,  H01L21/31

CPC classification number: G01N21/211

Abstract: 一种决定制造基板上低介电常数薄膜的介电系数的方法与系统。此方法包含用椭圆仪测量介电常数的电子组成，用红外光谱仪测量介电常数的离子组成，用微波光谱仪测量整体介电常数，推导出介电常数的偶极组成。此测量方法为非接触式。该系统包含：一椭圆仪用来测量该低介电常数薄膜的该介电常数的一电子组成和产生一测量电子组成；一红外光谱仪用来测量该低介电常数薄膜的该介电常数的一离子组成和产生一测量离子组成；一微波光谱仪用来测量该低介电常数薄膜的一整体介电常数和产生一测量的整体介电常数；一装置利用该测量的电子组成、该测量的离子组成和该测量的整体介电常数用来推导该介电常数的一偶极组成。