公开(公告)号：CN104517965B

公开(公告)日：2018-07-24

申请号：CN201310706258.9

申请日：2013-12-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 奧野泰利 ,  林以唐

IPC: H01L27/105

CPC classification number: H01L27/0688 ,  G03F7/70633 ,  G03F9/7073 ,  G03F9/708 ,  H01L21/8234 ,  H01L23/544 ,  H01L27/092 ,  H01L27/1207 ,  H01L29/16 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/20 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种半导体器件结构和一种半导体器件结构的制造方法。在衬底上方形成第一器件层，其中，在第一器件层中图案化对准结构。在第一器件层上方提供介电层。介电层被图案化以包括位于对准结构上方的开口。在介电层上方形成第二器件层。使用掩模层来图案化第二器件层，其中，掩模层包括相对于对准结构对准的结构。对准结构在图案化第二器件层期间通过开口是可见的。

公开(公告)号：CN103852702A

公开(公告)日：2014-06-11

申请号：CN201310034628.9

申请日：2013-01-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 万幸仁 ,  奧野泰利 ,  叶凌彦 ,  施启元 ,  邵元辅 ,  蔡伟骏

IPC: G01R31/26

CPC classification number: H01L22/14 ,  H01L21/30625 ,  H01L22/34 ,  H01L29/0642 ,  H01L29/0649 ,  H01L29/161 ,  H01L29/66795

Abstract: 一种方法，包括使用四点探针头探测至少一个半导体鳍，四点探针头的四个探针引脚与所述至少一个半导体鳍接触。计算至少一个半导体鳍的电阻。通过电阻计算半导体鳍的载流子浓度。本发明还提供了确定半导体鳍中的载流子浓度的方法。

公开(公告)号：CN103325832B

公开(公告)日：2016-06-01

申请号：CN201310007898.0

申请日：2013-01-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 巫凯雄 ,  奧野泰利 ,  简珮珊 ,  曾伟雄

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/7851 ,  H01L21/28556 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823481 ,  H01L27/0886 ,  H01L29/0653 ,  H01L29/7845 ,  H01L29/785

Abstract: 提供用于鳍式场效晶体管(FinFET)器件的栅极应激源。栅极应激源包括底面、第一应激源侧壁、以及第二应激源侧壁。在栅极层的第一部分上形成底面。栅极层设置在浅沟槽隔离(STI)区域上。在栅极层的第二部分上形成第一应激源侧壁。栅极层的第二部分设置在鳍的侧壁上。在栅极层的第三部分上形成第二应激源侧壁。栅极层的第三部分设置在与鳍间隔开的结构的侧壁上。第一应激源侧壁和第二应激源侧壁没有超过鳍的高度。

公开(公告)号：CN103456736A

公开(公告)日：2013-12-18

申请号：CN201210553820.4

申请日：2012-12-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 万幸仁 ,  张志豪 ,  张守仁 ,  柯志欣 ,  奧野泰利 ,  巫凯雄

IPC: H01L27/092 ,  H01L23/528 ,  H01L23/538 ,  H01L21/8238 ,  H01L21/768

CPC classification number: H01L21/823814 ,  H01L21/76897 ,  H01L21/823425 ,  H01L21/823437 ,  H01L21/823475 ,  H01L21/823828 ,  H01L21/823871 ,  H01L23/485 ,  H01L29/6656 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 公开了一种半导体器件和用于制作半导体器件的方法。一种示例性半导体器件包括包含有源区域的半导体衬底，有源区域包括多个器件区域。半导体衬底还包括：第一器件，设置于多个器件区域中的第一器件区域中，第一器件包括第一栅极结构、在第一栅极结构的侧壁上设置的第一栅极间隔件以及第一源极和漏极部件。半导体衬底还包括：第二器件，设置于多个器件区域中的第二器件区域中，第二器件包括第二栅极结构、在第二栅极结构的侧壁上设置的第二栅极间隔件以及第二源极和漏极部件。第二和第一源极和漏极部件具有公共的源极和漏极部件以及接触部件。共同接触部件是自对准接触件。

公开(公告)号：CN109786254B

公开(公告)日：2022-03-22

申请号：CN201811355126.5

申请日：2018-11-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 奧野泰利 ,  蔡腾群 ,  方子韦 ,  颜甫庭

IPC: H01L21/336 ,  H01L21/285 ,  H01L29/78

Abstract: 一种方法包括：去除伪栅极堆叠件以在栅极间隔件之间形成开口；选择性地在栅极间隔件的侧壁上形成抑制膜，栅极间隔件的侧壁面向开口；和选择性地在半导体区域的表面上形成介电层。抑制膜抑制介电层在抑制膜上的生长。该方法还包括去除抑制膜；和在开口的剩余部分中形成替换栅电极。本发明提供了一种半导体器件及其形成方法。本发明实施例涉及后栅极工艺中的选择性高k形成。

公开(公告)号：CN109786254A

公开(公告)日：2019-05-21

申请号：CN201811355126.5

申请日：2018-11-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 奧野泰利 ,  蔡腾群 ,  方子韦 ,  颜甫庭

IPC: H01L21/336 ,  H01L21/285 ,  H01L29/78

Abstract: 一种方法包括：去除伪栅极堆叠件以在栅极间隔件之间形成开口；选择性地在栅极间隔件的侧壁上形成抑制膜，栅极间隔件的侧壁面向开口；和选择性地在半导体区域的表面上形成介电层。抑制膜抑制介电层在抑制膜上的生长。该方法还包括去除抑制膜；和在开口的剩余部分中形成替换栅电极。本发明提供了一种半导体器件及其形成方法。本发明实施例涉及后栅极工艺中的选择性高k形成。

公开(公告)号：CN103456736B

公开(公告)日：2016-04-06

申请号：CN201210553820.4

申请日：2012-12-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 万幸仁 ,  张志豪 ,  张守仁 ,  柯志欣 ,  奧野泰利 ,  巫凯雄

IPC: H01L27/092 ,  H01L23/528 ,  H01L23/538 ,  H01L21/8238 ,  H01L21/768

CPC classification number: H01L21/823814 ,  H01L21/76897 ,  H01L21/823425 ,  H01L21/823437 ,  H01L21/823475 ,  H01L21/823828 ,  H01L21/823871 ,  H01L23/485 ,  H01L29/6656 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 公开了一种半导体器件和用于制作半导体器件的方法。一种示例性半导体器件包括包含有源区域的半导体衬底，有源区域包括多个器件区域。半导体衬底还包括：第一器件，设置于多个器件区域中的第一器件区域中，第一器件包括第一栅极结构、在第一栅极结构的侧壁上设置的第一栅极间隔件以及第一源极和漏极部件。半导体衬底还包括：第二器件，设置于多个器件区域中的第二器件区域中，第二器件包括第二栅极结构、在第二栅极结构的侧壁上设置的第二栅极间隔件以及第二源极和漏极部件。第二和第一源极和漏极部件具有公共的源极和漏极部件以及接触部件。共同接触部件是自对准接触件。

公开(公告)号：CN116314013A

公开(公告)日：2023-06-23

申请号：CN202310350517.2

申请日：2018-11-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王菘豊 ,  奧野泰利

IPC: H01L21/768

Abstract: 本文描述的实施例总体涉及用于形成互连结构的一个或多个方法和由此形成的结构，互连结构诸如包括导线和导电通孔的双镶嵌互连结构。在一些实施例中，穿过半导体衬底上方的一个或多个介电层形成互连开口。互连开口具有通孔开口和位于通孔开口上方的沟槽。在通孔开口中形成导电通孔。对沟槽的一个或多个暴露的介电表面实施成核增强处理。在沟槽的一个或多个暴露的介电表面上的沟槽中和导电通孔上形成导线。本发明实施例涉及互连结构及其形成方法。

公开(公告)号：CN110838520A

公开(公告)日：2020-02-25

申请号：CN201910753797.5

申请日：2019-08-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈振隆 ,  奧野泰利 ,  蔡邦彦

IPC: H01L29/41 ,  H01L21/336 ,  H01L29/78

Abstract: 一种半导体装置的制作方法，包括形成半导体装置中的外延的源极/漏极结构的方法，包括提供基板，且基板包括自基板延伸的多个鳍状物。在一些实施例中，形成衬垫层于鳍状物上。图案化衬垫层以露出第一区中的鳍状物的第一组鳍状物。在一些实施例中，形成第一外延层于露出的第一组鳍状物上，并形成阻障层于第一外延层上。之后可移除图案化的衬垫层。在多种例子中，选择性形成第二外延层于第二区中的鳍状物的第二组的鳍状物上。

公开(公告)号：CN109860102A

公开(公告)日：2019-06-07

申请号：CN201811318515.0

申请日：2018-11-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王菘豊 ,  奧野泰利

IPC: H01L21/768

Abstract: 本文描述的实施例总体涉及用于形成互连结构的一个或多个方法和由此形成的结构，互连结构诸如包括导线和导电通孔的双镶嵌互连结构。在一些实施例中，穿过半导体衬底上方的一个或多个介电层形成互连开口。互连开口具有通孔开口和位于通孔开口上方的沟槽。在通孔开口中形成导电通孔。对沟槽的一个或多个暴露的介电表面实施成核增强处理。在沟槽的一个或多个暴露的介电表面上的沟槽中和导电通孔上形成导线。本发明实施例涉及互连结构及其形成方法。