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公开(公告)号：CN116169176A
公开(公告)日：2023-05-26
申请号：CN202310263884.9
申请日：2023-03-17
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L29/51
Abstract: 本申请实施例提供了一种晶体管、制备方法及功率门控电路，涉及半导体技术领域，以解决目前的晶体管在膜层制备过程中容易造成栅绝缘层的表面与空气接触，从而导致在有源层生长的过程中造成沟道区域的界面态缺陷，使得晶体管的亚阈值摆幅增大，影响晶体管的开关性能的问题。该晶体管，包括：第一绝缘层；第二绝缘层，所述第二绝缘层设置于所述第一绝缘层的一侧；有源层，设置于所述第二绝缘层远离所述第一绝缘层的一侧，其中，所述有源层与所述第二绝缘层是通过相同的设备制备得到的。可以在第一绝缘层保证绝缘效果的情况下，统一有源层和第二绝缘层的制备方式，保证第二绝缘层的表面不与外部环境相接触，进而提高绝缘层与有源层之间的界面态水平。
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公开(公告)号：CN116435182A
公开(公告)日：2023-07-14
申请号：CN202310215729.X
申请日：2023-02-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/786
Abstract: 本申请实施例提供了一种薄膜晶体管的制备方法及薄膜晶体管，涉及半导体器件技术领域，以解决目前的薄膜晶体管的制备方法会在设置源极和漏极的过程中对有源层造成损害和污染，导致有源层表面的粗糙度提高，进而会导致载流子受到有源层表面的粗糙度的影响，载流子迁移率降低的问题。该薄膜晶体管的制备方法包括：在衬底的一侧设置有源层；在所述有源层远离所述衬底的一侧设置保护层；依次刻蚀所述保护层和所述有源层，得到第一保护层结构和有源层结构，其中，所述第一保护层结构在所述衬底层上的正投影覆盖所述有源层结构在所述衬底层上的正投影。
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公开(公告)号：CN118039483A
公开(公告)日：2024-05-14
申请号：CN202311797194.8
申请日：2023-12-25
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/786 , H01L29/423 , H01L29/06
Abstract: 本发明涉及一种垂直双栅晶体管的制备方法及垂直双栅晶体管，属于半导体技术领域，解决了现有技术中的薄膜晶体管制造成本高的问题。该垂直双栅晶体管的制备方法包括如下步骤：依次形成第一金属层、第一介质层、第二金属层、第二介质层和第三金属层的叠层，其中，所述第一金属层和所述第三金属层分别为源极和漏极，所述第二金属层为第一栅极；刻蚀所述叠层的一侧，露出所述第一金属层形成侧壁；氧化刻蚀后的所述叠层中所述第二金属层的侧壁形成栅介质；以及通过沉积技术在所述叠层的侧壁上依次形成沟道层、沟道钝化层和第四金属层，其中，所述第四金属层为第二栅极。
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公开(公告)号：CN116632047A
公开(公告)日：2023-08-22
申请号：CN202310274252.2
申请日：2023-03-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/417 , H01L29/49 , H01L29/78 , H01L21/336
Abstract: 本发明涉及半导体技术领域，尤其涉及一种具有漏栅互联结构的IGZO晶体管及其制备方法；晶体管包括：背栅、背栅介质层、a‑IGZO沟道层、顶栅介质层、源极及漏极源极、漏极与顶栅介质层的侧面、a‑IGZO沟道层的侧面连接，源极、漏极与背栅介质层顶部连接，漏极与顶栅介质层顶部连接，源极与顶栅介质层顶部不连接。本发明解决了IGZO晶体管源漏极容易接触短路、IGZO沟道区狭窄导致的电子迁移率低、开态电流小的问题，同时较现有技术同等条件下具有更大的电子迁移率，同时具有更大的漏极电场，有助于降低接触势垒，进一步增强IGZO晶体管电子注入能力。
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公开(公告)号：CN114613772A
公开(公告)日：2022-06-10
申请号：CN202210243018.9
申请日：2022-03-11
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/8238 , H01L21/02 , H01L29/24
Abstract: 本发明公开了一种垂直堆叠的互补场效应晶体管及其制造方法，包括衬底、第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管垂直堆叠在所述衬底上，所述第一晶体管包括第一沟道层，所述第二晶体管包括第二沟道层，所述第一沟道层为采用化学气相沉积法制备的单层MoS2层，所述第二沟道层为采用化学气相沉积法制备的单层WSe2层。通过将两个晶体管垂直堆叠，并配合减小各晶体管中沟道层的厚度，可以极限减小晶体管的布局面积和厚度，从而达到在平面和纵向同时极限微缩的目的。
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Patent Agency Ranking
公开(公告)号：CN109671781B
公开(公告)日：2022-04-12
申请号：CN201811562389.3
申请日：2018-12-20
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/34
Abstract: 在本公开中，提供一种基于二维材料的晶体管，包括：衬底；栅电极，位于衬底上；栅介质层，位于栅电极上；有源层，由二维材料构成，位于栅介质层上；偶极矩层，为薄膜包裹的液体材料，位于有源层上；源电极以及漏电极，位于有源层上；还提供一种基于二维材料的晶体管的制备方法，用于制备以上的基于二维材料的晶体管，基于二维材料的晶体管的制备方法，包括：步骤A：在绝缘层衬底上制备金属栅电极；步骤B：在步骤A所制备的金属栅电极上沉积栅介质层；步骤C：在步骤B所沉积的栅介质层上制备有源层；步骤D：在步骤C所制备的有源层上制作源电极和漏电极；以及步骤E：在步骤C所制备的有源层上制备偶极矩层，完成基于二维材料的晶体管的制备。
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公开(公告)号：CN117037863A
公开(公告)日：2023-11-10
申请号：CN202311039537.4
申请日：2023-08-17
Applicant: 中国科学院微电子研究所
IPC: G11C5/14 , G11C7/10 , G11C11/4074 , G11C11/4096
Abstract: 本公开提供了一种存储器多值写入电路以及存储器，该多值写入电路包括：动态电压钳位电路、电流镜电路、权重调整电路以及第一选通开关；动态电压钳位电路基于输入的参考电流生成基准电流，电流镜电路将基准电流复制至权重调整电路，权重调整电路基于权重调整信号的控制形成写入电流，写入电流在第一选通开关的控制下写入至存储单元中，写入电流与基准电流之间具有线性倍数关系。通过优化电路结构，本公开实现在所有编码范围内都具有线性增加的写入电流，动态范围大且电流复制精度高，使写数据的准确性和可靠性得到有效提升。
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公开(公告)号：CN116994620A
公开(公告)日：2023-11-03
申请号：CN202311039542.5
申请日：2023-08-17
Applicant: 中国科学院微电子研究所
IPC: G11C11/4074 , G11C11/4096
Abstract: 本公开提供了一种存储单元及其驱动方法、动态随机存取存储器，该存储单元包括：读晶体管和写晶体管；读晶体管至少包括第一顶栅和第一背栅，第一顶栅与写晶体管的第二极连接，用于存储数据，第一背栅用于调整读晶体管的阈值电压；在数据读取阶段和保持阶段，第一背栅上施加第一电压；在数据写入阶段，第一背栅上施加第二电压，第一电压大于第二电压。本公开通过对存储单元中的读晶体管进行背栅的设置，在写入数据过程中对读晶体管的阈值电压进行调节，使读晶体管的第一顶栅电压得到一个高于目标数值的电压，当写晶体管的控制信号下降沿到来时，会衰减读晶体管第一顶栅的电压，实现存储节点电压的补偿效果，避免数据扰动、导致读写错误的问题产生。
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公开(公告)号：CN116799046A
公开(公告)日：2023-09-22
申请号：CN202310250147.5
申请日：2023-03-13
Applicant: 中国科学院微电子研究所
IPC: H01L29/51 , H01L29/786 , H01L21/34 , H01L21/44
Abstract: 本发明涉及一种双栅ITZO薄膜晶体管及其制备方法，属于微电子技术领域，解决了现有技术薄膜晶体管的高迁移率和高稳定性难以同时满足的问题。所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a‑ITZO层、顶栅介质层和顶栅；所述的a‑ITZO层的左端的上表面与顶栅介质层之间设置有源极层，所述的a‑ITZO层的右端的上表面与顶栅介质层之间设置有漏极层；所述的背栅介质层和顶栅介质层的材质均为氧化铝。本发明的背栅介质层和顶栅介质层材质均采用氧化铝，在上下两个栅极同时施加栅压的时候，载流子倾向于在沟道中部运动，更少受到背栅介质层和顶栅介质层两个界面对器件性能的影响，从而实现更好的稳定性和更高的迁移率。
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公开(公告)号：CN116190431A
公开(公告)日：2023-05-30
申请号：CN202310266238.8
申请日：2023-03-13
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/51 , H01L29/417 , H01L29/786 , H01L21/34 , H01L21/44 , C23C14/18
Abstract: 本发明涉及一种短沟道双栅IGZO薄膜晶体管及其制备方法，用以解决现有技术中双栅IGZO薄膜晶体管的顶接触长度大、接触电阻大的问题，所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a‑IGZO层、顶栅介质层和顶栅；所述的a‑IGZO层左端的上表面与顶栅介质层之间设置有源极层，所述的a‑IGZO层的右端的上表面与顶栅介质层之间设置有漏极层；所述的源极层和漏极层之间设置有沟道，所述的沟道的长度LCH为30‑36nm，漏极层和源极层的顶接触长度LC均为40‑44nm。本发明的双栅IGZO薄膜晶体管通过各层的综合作用，实现高密度集成，同时还具有优良的电学性能，所述的晶体管的开态电流≥56.3μA/μm，接触电阻≤500Ω·μm。
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