-
公开(公告)号：CN116799046A
公开(公告)日：2023-09-22
申请号：CN202310250147.5
申请日：2023-03-13
Applicant: 中国科学院微电子研究所
IPC: H01L29/51 , H01L29/786 , H01L21/34 , H01L21/44
Abstract: 本发明涉及一种双栅ITZO薄膜晶体管及其制备方法，属于微电子技术领域，解决了现有技术薄膜晶体管的高迁移率和高稳定性难以同时满足的问题。所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a‑ITZO层、顶栅介质层和顶栅；所述的a‑ITZO层的左端的上表面与顶栅介质层之间设置有源极层，所述的a‑ITZO层的右端的上表面与顶栅介质层之间设置有漏极层；所述的背栅介质层和顶栅介质层的材质均为氧化铝。本发明的背栅介质层和顶栅介质层材质均采用氧化铝，在上下两个栅极同时施加栅压的时候，载流子倾向于在沟道中部运动，更少受到背栅介质层和顶栅介质层两个界面对器件性能的影响，从而实现更好的稳定性和更高的迁移率。
-
公开(公告)号：CN116190431A
公开(公告)日：2023-05-30
申请号：CN202310266238.8
申请日：2023-03-13
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/51 , H01L29/417 , H01L29/786 , H01L21/34 , H01L21/44 , C23C14/18
Abstract: 本发明涉及一种短沟道双栅IGZO薄膜晶体管及其制备方法，用以解决现有技术中双栅IGZO薄膜晶体管的顶接触长度大、接触电阻大的问题，所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a‑IGZO层、顶栅介质层和顶栅；所述的a‑IGZO层左端的上表面与顶栅介质层之间设置有源极层，所述的a‑IGZO层的右端的上表面与顶栅介质层之间设置有漏极层；所述的源极层和漏极层之间设置有沟道，所述的沟道的长度LCH为30‑36nm，漏极层和源极层的顶接触长度LC均为40‑44nm。本发明的双栅IGZO薄膜晶体管通过各层的综合作用，实现高密度集成，同时还具有优良的电学性能，所述的晶体管的开态电流≥56.3μA/μm，接触电阻≤500Ω·μm。
-
公开(公告)号：CN117594449A
公开(公告)日：2024-02-23
申请号：CN202311795197.8
申请日：2023-12-25
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/786 , H01L29/423 , H01L29/06
Abstract: 本发明涉及一种垂直自对准双栅晶体管的制备方法及垂直自对准双栅晶体管，属于半导体技术领域，解决了现有技术中的薄膜晶体管制造成本高的问题。该垂直自对准双栅晶体管的制备方法包括如下步骤：依次形成第一金属层、第一介质层、第二金属层、第二介质层、第三金属层的叠层，其中，所述第一金属层和所述第三金属层分别为源极和漏极，所述第二金属层为栅极；刻蚀所述叠层形成凹槽，露出所述第一金属层；氧化刻蚀后的所述叠层中所述第二金属层在所述凹槽处的侧壁，形成第一栅介质和第二栅介质；向所述凹槽内填满半导体材料形成沟道层；以及通过沉积技术在所述沟道层上形成沟道钝化层。
-
公开(公告)号：CN116581162A
公开(公告)日：2023-08-11
申请号：CN202310270954.3
申请日：2023-03-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L29/417 , H01L21/336
Abstract: 本发明涉及一种肖特基薄膜晶体管及其制备方法、应用。一种肖特基薄膜晶体管，其包括衬底；所述衬底上表面设置依次层叠的背栅层、背栅介质层和沟道层；所述沟道层上表面左右两侧分别设置源极层和漏极层，并且在所述源极层和所述漏极层之间由顶栅介质层分隔开，且所述顶栅介质层覆盖所述沟道层的上表面；所述源极层还覆盖所述顶栅介质层的部分表面。本发明解决了高本征增益和低功耗不能兼顾的问题。
-
公开(公告)号：CN115966608A
公开(公告)日：2023-04-14
申请号：CN202210287536.0
申请日：2022-03-22
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明公开了一种垂直晶体管及制造方法，涉及晶体管技术领域。用于解决现有结构下的垂直晶体管栅控能力不足的技术问题。方案包括：源极、漏极、沟道、第一栅堆叠部和第二栅堆叠部；所述沟道分别与所述源极和所述漏极接触；所述沟道包括形成在所述源极和所述漏极之间的第一环状结构；所述第一栅堆叠部至少位于所述沟道内、且与所述沟道的内表面接触；所述第二栅堆叠部包括环绕在所述沟道周向的第二环状结构；所述第一栅堆叠部和所述第二栅堆叠部用于被施加反向的控制电压，以共同控制所述沟道。本发明可以提高垂直晶体管的栅控能力。
-
Patent Agency Ranking
公开(公告)号：CN115966607A
公开(公告)日：2023-04-14
申请号：CN202210167999.3
申请日：2022-02-23
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/417 , H01L29/423 , H01L29/49
Abstract: 本发明公开了一种垂直晶体管及制造方法，涉及晶体管技术领域。用于解决现有的晶体管的尺寸无法进一步减小，集成电路无法容纳更多晶体管的技术问题。方案包括：源极、栅极、漏极和沟道，源极和漏极沿垂直方向间隔设置；源极和漏极之间设置有夹层结构；夹层结构包括栅极、与栅极下表面贴合连接的第一绝缘层和与栅极上表面贴合连接的第二绝缘层，栅极由石墨烯材料制成；沟道包括分别与漏极和源极相连接的第一端和第二端，以及与夹层结构的侧壁相对应的中间部；沟道的中间部与夹层结构的侧壁之间设置有栅介质层。本发明可以在竖直和水平方向上减小晶体管的尺寸，同时增强晶体管的布局能力，以便集成电路可以容纳更多的晶体管。
-
公开(公告)号：CN118039483A
公开(公告)日：2024-05-14
申请号：CN202311797194.8
申请日：2023-12-25
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/786 , H01L29/423 , H01L29/06
Abstract: 本发明涉及一种垂直双栅晶体管的制备方法及垂直双栅晶体管，属于半导体技术领域，解决了现有技术中的薄膜晶体管制造成本高的问题。该垂直双栅晶体管的制备方法包括如下步骤：依次形成第一金属层、第一介质层、第二金属层、第二介质层和第三金属层的叠层，其中，所述第一金属层和所述第三金属层分别为源极和漏极，所述第二金属层为第一栅极；刻蚀所述叠层的一侧，露出所述第一金属层形成侧壁；氧化刻蚀后的所述叠层中所述第二金属层的侧壁形成栅介质；以及通过沉积技术在所述叠层的侧壁上依次形成沟道层、沟道钝化层和第四金属层，其中，所述第四金属层为第二栅极。
-
公开(公告)号：CN116632047A
公开(公告)日：2023-08-22
申请号：CN202310274252.2
申请日：2023-03-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/417 , H01L29/49 , H01L29/78 , H01L21/336
Abstract: 本发明涉及半导体技术领域，尤其涉及一种具有漏栅互联结构的IGZO晶体管及其制备方法；晶体管包括：背栅、背栅介质层、a‑IGZO沟道层、顶栅介质层、源极及漏极源极、漏极与顶栅介质层的侧面、a‑IGZO沟道层的侧面连接，源极、漏极与背栅介质层顶部连接，漏极与顶栅介质层顶部连接，源极与顶栅介质层顶部不连接。本发明解决了IGZO晶体管源漏极容易接触短路、IGZO沟道区狭窄导致的电子迁移率低、开态电流小的问题，同时较现有技术同等条件下具有更大的电子迁移率，同时具有更大的漏极电场，有助于降低接触势垒，进一步增强IGZO晶体管电子注入能力。
-
公开(公告)号：CN119997505A
公开(公告)日：2025-05-13
申请号：CN202510072351.1
申请日：2025-01-16
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明公开一种动态随机存取存储器及其制造方法，涉及存储器技术领域，用于实现一次性形成多层的存储单元阵列，在保证存储单元的电学性能和稳定性的前提下，提高动态随机存取存储器的集成密度。所述动态随机存取存储器包括：呈立体阵列分布的多个存储单元。每个存储单元包括的第一晶体管和第二晶体管。第二源区、第二沟道区和第二漏区沿第一方向设置于第一通孔内。第二栅极设置在第一通孔内。第二晶体管包括的第一栅极设置在第一凹口内。第一源极和第一漏极中未与第一栅极电连接的一者设置在第二通孔内。第一源区、第一沟道区和第一漏区沿第三方向分布在第二凹口内。所述动态随机存取存储器的制造方法用于制造上述动态随机存取存储器。
-
公开(公告)号：CN119421413A
公开(公告)日：2025-02-11
申请号：CN202411482419.5
申请日：2024-10-22
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明公开一种三维动态随机存取存储器及其制造方法，涉及存储器技术领域，以用于提高动态随机存取存储器的存储密度、且增大晶体管包括的源区和漏区分别与接触结构或电容之间的接触面积，降低接触电阻，改善漏电。所述三维动态随机存取存储器包括呈立体阵列分布的多个存储单元以及用于将不同存储单元隔离开的介质结构。每个存储单元包括晶体管和电容。晶体管包括：栅极、栅介质层、沟道区、源区和漏区；沟道区的长度方向平行于第二方向，且沟道区沿长度方向的两侧壁相对于相应第一介质部的侧壁向内凹入，以形成凹口。源区和漏区覆盖在凹口的内壁上。所述三维动态随机存取存储器的制造方法用于制造上述三维动态随机存取存储器。
-
-
-
-
-
-
-
-
-
Search Results
17
records
(took 0.023 seconds)
