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公开(公告)号：CN116169176A
公开(公告)日：2023-05-26
申请号：CN202310263884.9
申请日：2023-03-17
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L29/51
Abstract: 本申请实施例提供了一种晶体管、制备方法及功率门控电路，涉及半导体技术领域，以解决目前的晶体管在膜层制备过程中容易造成栅绝缘层的表面与空气接触，从而导致在有源层生长的过程中造成沟道区域的界面态缺陷，使得晶体管的亚阈值摆幅增大，影响晶体管的开关性能的问题。该晶体管，包括：第一绝缘层；第二绝缘层，所述第二绝缘层设置于所述第一绝缘层的一侧；有源层，设置于所述第二绝缘层远离所述第一绝缘层的一侧，其中，所述有源层与所述第二绝缘层是通过相同的设备制备得到的。可以在第一绝缘层保证绝缘效果的情况下，统一有源层和第二绝缘层的制备方式，保证第二绝缘层的表面不与外部环境相接触，进而提高绝缘层与有源层之间的界面态水平。
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公开(公告)号：CN116581162A
公开(公告)日：2023-08-11
申请号：CN202310270954.3
申请日：2023-03-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L29/417 , H01L21/336
Abstract: 本发明涉及一种肖特基薄膜晶体管及其制备方法、应用。一种肖特基薄膜晶体管，其包括衬底；所述衬底上表面设置依次层叠的背栅层、背栅介质层和沟道层；所述沟道层上表面左右两侧分别设置源极层和漏极层，并且在所述源极层和所述漏极层之间由顶栅介质层分隔开，且所述顶栅介质层覆盖所述沟道层的上表面；所述源极层还覆盖所述顶栅介质层的部分表面。本发明解决了高本征增益和低功耗不能兼顾的问题。
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公开(公告)号：CN116799046A
公开(公告)日：2023-09-22
申请号：CN202310250147.5
申请日：2023-03-13
Applicant: 中国科学院微电子研究所
IPC: H01L29/51 , H01L29/786 , H01L21/34 , H01L21/44
Abstract: 本发明涉及一种双栅ITZO薄膜晶体管及其制备方法，属于微电子技术领域，解决了现有技术薄膜晶体管的高迁移率和高稳定性难以同时满足的问题。所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a‑ITZO层、顶栅介质层和顶栅；所述的a‑ITZO层的左端的上表面与顶栅介质层之间设置有源极层，所述的a‑ITZO层的右端的上表面与顶栅介质层之间设置有漏极层；所述的背栅介质层和顶栅介质层的材质均为氧化铝。本发明的背栅介质层和顶栅介质层材质均采用氧化铝，在上下两个栅极同时施加栅压的时候，载流子倾向于在沟道中部运动，更少受到背栅介质层和顶栅介质层两个界面对器件性能的影响，从而实现更好的稳定性和更高的迁移率。
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公开(公告)号：CN116190431A
公开(公告)日：2023-05-30
申请号：CN202310266238.8
申请日：2023-03-13
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/51 , H01L29/417 , H01L29/786 , H01L21/34 , H01L21/44 , C23C14/18
Abstract: 本发明涉及一种短沟道双栅IGZO薄膜晶体管及其制备方法，用以解决现有技术中双栅IGZO薄膜晶体管的顶接触长度大、接触电阻大的问题，所述的晶体管自下而上包括依次叠加设置的背栅、背栅介质层、a‑IGZO层、顶栅介质层和顶栅；所述的a‑IGZO层左端的上表面与顶栅介质层之间设置有源极层，所述的a‑IGZO层的右端的上表面与顶栅介质层之间设置有漏极层；所述的源极层和漏极层之间设置有沟道，所述的沟道的长度LCH为30‑36nm，漏极层和源极层的顶接触长度LC均为40‑44nm。本发明的双栅IGZO薄膜晶体管通过各层的综合作用，实现高密度集成，同时还具有优良的电学性能，所述的晶体管的开态电流≥56.3μA/μm，接触电阻≤500Ω·μm。
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Patent Agency Ranking
公开(公告)号：CN115172365A
公开(公告)日：2022-10-11
申请号：CN202210515402.X
申请日：2022-05-11
Applicant: 中国科学院微电子研究所
IPC: H01L27/06 , H01L23/535 , H01L21/8256
Abstract: 本发明公开了一种三维集成电路及其制造方法，涉及半导体技术领域，用于在集成电路包括电源门控电路的前提下，提高该集成电路的性能。所述三维集成电路包括：衬底、形成在衬底上的前段电路、后段金属互连层和后段电源门控电路。后段金属互连层形成在前段电路上。后段电源门控电路位于后段金属互连层内。前段电路通过后段金属互连层和后段电源门控电路与电源或地线电连接。
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公开(公告)号：CN119997505A
公开(公告)日：2025-05-13
申请号：CN202510072351.1
申请日：2025-01-16
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明公开一种动态随机存取存储器及其制造方法，涉及存储器技术领域，用于实现一次性形成多层的存储单元阵列，在保证存储单元的电学性能和稳定性的前提下，提高动态随机存取存储器的集成密度。所述动态随机存取存储器包括：呈立体阵列分布的多个存储单元。每个存储单元包括的第一晶体管和第二晶体管。第二源区、第二沟道区和第二漏区沿第一方向设置于第一通孔内。第二栅极设置在第一通孔内。第二晶体管包括的第一栅极设置在第一凹口内。第一源极和第一漏极中未与第一栅极电连接的一者设置在第二通孔内。第一源区、第一沟道区和第一漏区沿第三方向分布在第二凹口内。所述动态随机存取存储器的制造方法用于制造上述动态随机存取存储器。
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公开(公告)号：CN118136683A
公开(公告)日：2024-06-04
申请号：CN202410214400.6
申请日：2024-02-27
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/34
Abstract: 本发明涉及半导体技术领域，尤其涉及一种具有双栅的IGZO晶体管及其制备方法，包括：自下而上包括依次叠加设置的背栅、背栅介质层、a‑IGZO层、顶栅介质层和顶栅；a‑IGZO层的两侧设置有源极层与漏极层；源极层和漏极层之间设置有沟道；a‑IGZO层、顶栅介质层的连接界面设有第一氧化物保护层，a‑IGZO层与第一氧化物保护层连接一侧设有缺氧区域。以上设置可以提高阈值电压，降低了漏电流，提高了半导体写入器件的保存时间，实现了比原条件下阈值电压正移1.5V。
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公开(公告)号：CN117317030A
公开(公告)日：2023-12-29
申请号：CN202311348819.2
申请日：2023-10-18
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/34 , H10B12/00
Abstract: 本发明涉及半导体技术领域，尤其涉及一种IGZO晶体管、制备方法及IGZO DRAM存储单元；存储单元包括：晶体管、位线、读出字线和写入字线，其中晶体管包括：背栅、背栅介质层、a‑IGZO沟道层、顶栅介质层、源极及漏极。解决了沟道长度在10nm及以下时栅控下降，漏电流增大及现有存储单元保持时间短问题，同时较现有技术可以实现更小的体积、更长的保持时间和更好的存储稳定性。
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公开(公告)号：CN116632047A
公开(公告)日：2023-08-22
申请号：CN202310274252.2
申请日：2023-03-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/417 , H01L29/49 , H01L29/78 , H01L21/336
Abstract: 本发明涉及半导体技术领域，尤其涉及一种具有漏栅互联结构的IGZO晶体管及其制备方法；晶体管包括：背栅、背栅介质层、a‑IGZO沟道层、顶栅介质层、源极及漏极源极、漏极与顶栅介质层的侧面、a‑IGZO沟道层的侧面连接，源极、漏极与背栅介质层顶部连接，漏极与顶栅介质层顶部连接，源极与顶栅介质层顶部不连接。本发明解决了IGZO晶体管源漏极容易接触短路、IGZO沟道区狭窄导致的电子迁移率低、开态电流小的问题，同时较现有技术同等条件下具有更大的电子迁移率，同时具有更大的漏极电场，有助于降低接触势垒，进一步增强IGZO晶体管电子注入能力。
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