公开(公告)号：CN101584048B

公开(公告)日：2011-11-09

申请号：CN200880000659.X

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

Abstract: 本发明提供一种防止栅极漏电流的发生，并降低栅极电容的沟槽栅型晶体管。其在N-型半导体层(12)上形成沟槽(14)。在沟槽(14)中，在N-型半导体层(12)中成为晶体管的活性化区域的区域形成薄的硅氧化膜(15B)。另一方面，在不成为活性化区域的区域形成比硅氧化膜(15B)厚的硅氧化膜(15A)。并且，形成从沟槽(14)内向外延伸的伸出部(16S)与硅氧化膜(15A)相接的栅电极(16)。由此，在栅电极(16)的伸出部(16S)中，由于可将栅电极(16)与N-型半导体层(12)的角部(12C)的距离确保为较长，所以，不仅可防止栅极漏电流的产生，而且可降低栅极电容。

公开(公告)号：CN101546781B

公开(公告)日：2011-06-01

申请号：CN200910127749.1

申请日：2009-03-25

Applicant: 三洋电机株式会社

Inventor： 藤田和范 ,  山下富生 ,  米田阳树 ,  笹田一弘

IPC: H01L29/78 ,  H01L29/10

CPC classification number: H01L29/7816 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66681

Abstract: 本发明的半导体装置，具有：外延层；包括在外延层上形成的沟道区域的本体层；以与本体层重叠的方式形成的源极层；包围源极层，而在外延层上形成的环状的栅极绝缘膜；隔着栅极绝缘膜形成的栅极电极；包围本体层，而在外延层上以环状形成的漂移层；和与源极层对置，而在外延层表面形成的漏极层。本体层以在栅极宽度方向端部，其边界面与上述栅极绝缘膜的下面相接的方式进行设置。另外，栅极绝缘膜在与栅极宽度方向端部的本体层的边界面相接的至少一部分，具有膜厚比栅极长度方向的沟道区域上部更厚的厚膜部。

公开(公告)号：CN101118905A

公开(公告)日：2008-02-06

申请号：CN200710126305.7

申请日：2007-06-29

Applicant: 三洋电机株式会社

Inventor： 田部智规 ,  岛田聪 ,  藤田和范 ,  山冈义和

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种半导体装置，具备：半导体基板(5)；埋设于半导体基板(5)中的多个栅电极(11a～11c)；在多个栅电极(11a～11c)的每个之上设置的第一绝缘层(12a～12c)；在半导体基板(5)的表面形成的导电层(13)；和设置于导电层(13)上的导体层(15)。由此，可提供一种能够降低栅电极之间尺寸的半导体装置。

公开(公告)号：CN101542741B

公开(公告)日：2010-11-17

申请号：CN200880000648.1

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7809

Abstract: 本发明用于在沟槽栅型晶体管中实现栅极电容的降低、结晶缺陷发生的抑制及栅极耐压的提高。在N-型半导体层(12)上形成沟槽(14)。在沟槽(14)的底部及其附近，形成在角部(12A、12B)处带有圆度且厚度均匀的硅氧化膜(15A)。另外，在沟槽(14)的侧壁的上方，形成比硅氧化膜(15A)薄、在角部(12C、12D)处带有圆度的硅氧化膜(15B)。并且，形成从沟槽(14)内向外侧延伸的栅电极(18)。基于厚的硅氧化膜(15A)可降低栅极电容，基于其上方薄的硅氧化膜(15B)可确保优良的晶体管特性。另外，基于角部(12A、12B)的圆度，不易发生结晶缺陷，并且使栅极电场分散，提高栅极耐压。

公开(公告)号：CN101546781A

公开(公告)日：2009-09-30

申请号：CN200910127749.1

申请日：2009-03-25

Applicant: 三洋电机株式会社

Inventor： 藤田和范 ,  山下富生 ,  米田阳树 ,  笹田一弘

IPC: H01L29/78 ,  H01L29/10

CPC classification number: H01L29/7816 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66681

Abstract: 本发明的半导体装置，具有：外延层；包括在外延层上形成的沟道区域的本体层；以与本体层重叠的方式形成的源极层；包围源极层，而在外延层上形成的环状的栅极绝缘膜；隔着栅极绝缘膜形成的栅极电极；包围本体层，而在外延层上以环状形成的漂移层；和与源极层对置，而在外延层表面形成的漏极层。本体层以在栅极宽度方向端部，其边界面与上述栅极绝缘膜的下面相接的方式进行设置。另外，栅极绝缘膜在与栅极宽度方向端部的本体层的边界面相接的至少一部分，具有膜厚比栅极长度方向的沟道区域上部更厚的厚膜部。

公开(公告)号：CN101542741A

公开(公告)日：2009-09-23

申请号：CN200880000648.1

申请日：2008-09-26

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7809

Abstract: 本发明用于在沟槽栅型晶体管中实现栅极电容的降低、结晶缺陷发生的抑制及栅极耐压的提高。在N－型半导体层(12)上形成沟槽(14)。在沟槽(14)的底部及其附近，形成在角部(12A、12B)处带有圆度且厚度均匀的硅氧化膜(15A)。另外，在沟槽(14)的侧壁的上方，形成比硅氧化膜(15A)薄、在角部(12C、12D)处带有圆度的硅氧化膜(15B)。并且，形成从沟槽(14)内向外侧延伸的栅电极(18)。基于厚的硅氧化膜(15A)可降低栅极电容，基于其上方薄的硅氧化膜(15B)可确保优良的晶体管特性。另外，基于角部(12A、12B)的圆度，不易发生结晶缺陷，并且使栅极电场分散，提高栅极耐压。

公开(公告)号：CN101211974A

公开(公告)日：2008-07-02

申请号：CN200710186573.8

申请日：2007-12-12

Applicant: 三洋电机株式会社

Inventor： 山冈义和 ,  岛田聪 ,  藤田和范 ,  笹田一弘

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/4236 ,  H01L21/2815 ,  H01L29/42372 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7809 ,  H01L29/7813

Abstract: 一种半导体装置，具备：沟槽部、在沟槽部的表面上形成的绝缘膜、栅电极、源极杂质区域，栅电极的与绝缘膜接触的部分的上端部位于为了形成源极杂质区域而从半导体基板的表面上导入的杂质相对于绝缘膜的粒子射程以上深度的位置，且位于比源极杂质区域的下表面靠上的位置。由此，获得能抑制栅绝缘膜的绝缘耐压降低并能抑制制造工艺复杂化的半导体装置。

公开(公告)号：CN103460394A

公开(公告)日：2013-12-18

申请号：CN201280014890.0

申请日：2012-02-29

Applicant: 三洋电机株式会社

Inventor： 后藤良 ,  桥口大树 ,  藤田和范 ,  重松正人 ,  桐畑丰 ,  三岛孝博

IPC: H01L31/0352 ,  H01L31/0224 ,  H01L31/06 ,  H01L31/18 ,  H01L31/20

CPC classification number: H01L31/035272 ,  H01L31/022441 ,  H01L31/03529 ,  H01L31/0682 ,  H01L31/0747 ,  H01L31/18 ,  H01L31/1804 ,  Y02E10/547 ,  Y02P70/521

Abstract: 光电转换装置（10）具备：n型单晶硅基板（21）；层叠在n型单晶硅基板（21）的一个面上的IN层（25）；IP层（26），其以层叠在IN层（25）的一个面上的未层叠IN层（25）的区域并且具有与层叠有IN层（25）的区域重叠的重叠区域（26*）的方式层叠；与IN层（25）电连接并遍及重叠区域（26*）上形成的n侧电极40；和以与n侧电极（40）离开且与IP层（26）电连接的方式形成的p侧电极（50），IP层（26）在形成有n侧电极（40）的区域和形成有p侧电极（50）的区域之间形成有分离间隙（60）。

公开(公告)号：CN101114648A

公开(公告)日：2008-01-30

申请号：CN200710136798.2

申请日：2007-07-27

Applicant: 三洋电机株式会社

Inventor： 岛田聪 ,  山冈义和 ,  藤田和范 ,  田部智规

IPC: H01L27/04 ,  H01L29/78 ,  H01L29/417

CPC classification number: H01L21/761 ,  H01L21/763 ,  H01L27/088 ,  H01L29/1087 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7809 ,  H01L29/7813

Abstract: 一种半导体装置，可适当实现半导体元件之间的分离并可实现半导体装置的小型化。该半导体装置包括：半导体基板(1)、在半导体基板(1)上形成的外延层(2)、在半导体基板(1)与外延层(2)之间形成的埋入层(3)、从外延层(2)表面到达埋入层(3)的第一沟槽(7)、埋入于第一沟槽(7)内并与埋入层(3)连接的漏极取出电极(8b)、将漏极取出电极(8b)作为电极的半导体元件、被设置为从外延层(2)表面包围该半导体元件的第二沟槽(5)，第二沟槽(5)内的至少侧壁由绝缘膜(6a)被覆。

公开(公告)号：CN100356562C

公开(公告)日：2007-12-19

申请号：CN200410083479.6

申请日：2004-09-30

Applicant: 三洋电机株式会社

Inventor： 成濑阳子 ,  松原直辉 ,  藤田和范

IPC: H01L23/52 ,  H01L21/768

CPC classification number: H01L21/76885 ,  H01L21/76807 ,  H01L21/76825 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/76883 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供半导体装置及其制造方法，当例如用铜或铜合金作为形成配线层的导体膜进行多层配线化时，能够进一步提高这些配线的可靠性。具有埋设在槽沟(3a)中的导体膜(5)，是在其上面在与阻挡层金属膜(4)接触的部分，与第二层间绝缘膜(3)的上面比较处于更下方位置的状态中形成的构造。此外，在其制造之际，在用CMP进行研磨处理后，在非氮化性环境中进行等离子体处理，在第二层间绝缘膜(3)的上层部分和导体膜(5)的上层部分形成损伤层。而且，通过蚀刻除去该损伤层的一部分。