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公开(公告)号：CN109616474B
公开(公告)日：2023-10-10
申请号：CN201811156224.6
申请日：2018-09-26
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器件。半导体存储器件包括基板。半导体存储器件包括垂直堆叠在基板上的多个存储单元晶体管。半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的源极区的第一导电线。半导体存储器件包括连接到所述多个存储单元晶体管的多个栅电极的第二导电线。此外，半导体存储器件包括连接到所述多个存储单元晶体管中的至少一个的漏极区的数据存储元件。
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公开(公告)号：CN108155189B
公开(公告)日：2022-11-22
申请号：CN201711247712.3
申请日：2017-12-01
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/768
Abstract: 一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，单元区包括位线结构、位线间隔物和下电极，外围电路区包括第一杂质区至第三杂质区；在外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层；在第一杂质区与第二杂质区之间在第一金属层中形成第一沟槽和第二沟槽，第二沟槽设置在第二杂质区与第三杂质区之间并暴露层间绝缘膜；在第一沟槽上形成第一盖图案以在第一沟槽中形成气隙；用第一绝缘材料填充第二沟槽；以及在第一金属层上形成连接到第三杂质区的接触。
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公开(公告)号：CN112397517A
公开(公告)日：2021-02-23
申请号：CN202010824227.3
申请日：2020-08-17
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11551 , H01L27/11568 , H01L27/11578
Abstract: 一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。
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公开(公告)号：CN110890372A
公开(公告)日：2020-03-17
申请号：CN201910827503.9
申请日：2019-09-03
Applicant: 三星电子株式会社
IPC: H01L27/108 , G11C5/02
Abstract: 公开了一种半导体存储器装置及其制造方法。该器件可包括：包括单元阵列区域的第一衬底；覆盖第一衬底的第一层间绝缘层；设置在第一层间绝缘层上的第二衬底，该第二衬底包括电连接到单元阵列区域的芯区域；第一粘合绝缘层，插入在第一层间绝缘层和第二衬底之间；以及接触插塞，穿透第二衬底、第一粘合绝缘层和第一层间绝缘层并将单元阵列区域与芯区域电连接。
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公开(公告)号：CN110034094A
公开(公告)日：2019-07-19
申请号：CN201811360494.9
申请日：2018-11-15
Applicant: 三星电子株式会社
IPC: H01L23/528
Abstract: 一种半导体装置，包括多个导电结构，所述多个导电结构被布置在衬底上，并且在实质上垂直于第一方向的第二方向上彼此间隔开，其中多个导电结构中的每一个在第一方向上延伸。多个接触结构按照交替布置的方式被布置在导电结构之间，并且在第一方向上彼此间隔开。多个绝缘结构被布置在导电结构和接触结构之间的空间中。多个空气间隔件分别被布置在交替布置的多个导电结构和多个接触结构之间，并且在第一方向上彼此间隔开。
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Patent Agency Ranking
公开(公告)号：CN108231774A
公开(公告)日：2018-06-29
申请号：CN201711274103.7
申请日：2017-12-06
Applicant: 三星电子株式会社
IPC: H01L27/108
CPC classification number: H01L23/147 , H01L21/76205 , H01L21/76227 , H01L21/76229 , H01L27/10894 , H01L27/108
Abstract: 本公开提供了具有沟槽型器件隔离膜的半导体器件。一种半导体器件包括具有半导体层的基板。沟槽形成在半导体层内。填充绝缘膜设置在沟槽内。插入衬层设置在填充绝缘膜内。插入衬层与半导体层间隔开并沿着沟槽的底表面延伸。
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公开(公告)号：CN100362627C
公开(公告)日：2008-01-16
申请号：CN03143823.7
申请日：2003-07-25
Applicant: 三星电子株式会社
IPC: H01L21/027 , H01L21/30 , H01L21/76 , H01L21/28
CPC classification number: H01L21/76897 , H01L21/76229 , H01L21/823481
Abstract: 多个用于定义有源区的沟槽形成在半导体衬底上，用多个沟槽掩模。间隙填充绝缘层形成在最终结构上以便填充沟槽和沟槽掩模定义的间隙区。接下来，沟槽掩模和间隙填充绝缘层被构图来形成用于定义狭缝开口的沟槽掩模图形和间隙填充绝缘图形，它延伸跨过并且露出有源区。栅图形形成在狭缝开口中，并且沟槽掩模图形被除去以形成露出有源区的接触开口。接下来，接触栓塞被形成以填充接触开口。这里，接触开口是自对准地采用在沟槽掩模和间隙填充绝缘层之间的蚀刻选择性形成的。最终的接触开口是长方体形状的空口。
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公开(公告)号：CN112397517B
公开(公告)日：2025-03-28
申请号：CN202010824227.3
申请日：2020-08-17
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。
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公开(公告)号：CN116230745A
公开(公告)日：2023-06-06
申请号：CN202211531863.2
申请日：2022-12-01
Applicant: 三星电子株式会社
IPC: H01L29/10 , H01L29/423 , H01L27/092
Abstract: 本公开提供了半导体器件。一种半导体器件包括在下基板上的掩埋绝缘层图案。第一半导体图案和第二半导体图案设置在掩埋绝缘层图案上。下导电图案形成在第一半导体图案和第二半导体图案之间的第一凹槽的下部中，并且下导电图案可以接触第一半导体图案的下部侧壁和第二半导体图案的下部侧壁。形成在下导电图案上的公共栅极结构填充第一凹槽的剩余部分。第一半导体图案可以包括从第一半导体图案的上表面朝向下基板依次堆叠的第一杂质区、第一沟道区和第二杂质区。第二半导体图案包括第三杂质区、第二沟道区和第四杂质区。
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