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公开(公告)号：CN112310201A
公开(公告)日：2021-02-02
申请号：CN202010708917.2
申请日：2020-07-22
Applicant: 三星电子株式会社
IPC: H01L29/51 , H01L29/78 , H01L21/336
Abstract: 本公开提供了半导体器件及其制造方法。该半导体器件可以包括衬底、界面绝缘图案、栅极绝缘图案、阈值电压控制金属图案和导电图案。界面绝缘图案可以形成在衬底上。包括氧化物的栅极绝缘图案可以形成在界面绝缘图案上，该氧化物具有比硅氧化物的介电常数高的介电常数。阈值电压控制金属图案可以形成在栅极绝缘图案上。导电图案可以形成在阈值电压控制金属图案上。至少包括氟的第一掺杂剂可以被包括在栅极绝缘图案内和栅极绝缘图案的至少下表面处以及在界面绝缘图案的与栅极绝缘图案接触的上表面处。该半导体器件可以具有优异的电特性。
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公开(公告)号：CN119092542A
公开(公告)日：2024-12-06
申请号：CN202410641546.9
申请日：2024-05-22
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/423
Abstract: 提供了一种半导体器件。所述半导体器件可以包括：衬底，其包括第一有源区域和第二有源区域；元件隔离膜，其位于所述衬底上，所述元件隔离膜暴露所述第一有源区域和所述第二有源区域；硅锗膜，其位于所述衬底的所述第一有源区域上；第一栅极绝缘膜，其位于所述硅锗膜上并且接触所述硅锗膜；第一栅电极，其位于所述第一栅极绝缘膜上；源极/漏极区域，其位于所述衬底中并且位于所述第一栅电极的两侧；第二栅极绝缘膜，其位于所述衬底的所述第二有源区域上并且接触所述衬底；以及第二栅电极，其位于所述第二栅极绝缘膜上。与所述第二有源区域相比，在所述第一有源区域中从所述元件隔离膜的最低部分到所述衬底的上面的高度可以是不同的。
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公开(公告)号：CN112397517B
公开(公告)日：2025-03-28
申请号：CN202010824227.3
申请日：2020-08-17
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。
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公开(公告)号：CN112310201B
公开(公告)日：2024-06-21
申请号：CN202010708917.2
申请日：2020-07-22
Applicant: 三星电子株式会社
IPC: H01L29/51 , H01L29/78 , H01L21/336
Abstract: 本公开提供了半导体器件及其制造方法。该半导体器件可以包括衬底、界面绝缘图案、栅极绝缘图案、阈值电压控制金属图案和导电图案。界面绝缘图案可以形成在衬底上。包括氧化物的栅极绝缘图案可以形成在界面绝缘图案上，该氧化物具有比硅氧化物的介电常数高的介电常数。阈值电压控制金属图案可以形成在栅极绝缘图案上。导电图案可以形成在阈值电压控制金属图案上。至少包括氟的第一掺杂剂可以被包括在栅极绝缘图案内和栅极绝缘图案的至少下表面处以及在界面绝缘图案的与栅极绝缘图案接触的上表面处。该半导体器件可以具有优异的电特性。
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公开(公告)号：CN114613773A
公开(公告)日：2022-06-10
申请号：CN202111375443.5
申请日：2021-11-19
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 公开了一种半导体存储器装置，所述半导体存储器装置包括：具有包括第一源极/漏极区和第二源极/漏极区的有源图案的衬底；栅电极，其在第一源极/漏极区与第二源极/漏极区之间在第一方向上延伸跨过有源图案；线结构，其在横向于第一方向的第二方向上延伸跨过有源图案，所述线结构包括电连接至第一源极/漏极区的位线；器件隔离层，其位于限定有源图案的第一沟槽中；以及接触件，其结合至所述第二源极/漏极区。有源图案包括：第一部分，其在平行于衬底的顶表面的第三方向上延伸；以及第二部分和第三部分，它们连接至所述第一部分的相对端部，并且与对应的接触件竖直地重叠。第二部分和第三部分朝着相应的接触件延伸。
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Patent Agency Ranking
公开(公告)号：CN119545784A
公开(公告)日：2025-02-28
申请号：CN202410371909.1
申请日：2024-03-29
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体装置，所述半导体装置包括：基底，包括彼此间隔开的第一有源图案和第二有源图案；第一栅极结构，设置在第一有源图案上；第二栅极结构，设置在第二有源图案上；以及沟道半导体图案，设置在第二有源图案与第二栅极结构之间，其中，第一栅极结构包括堆叠在第一有源图案上的第一绝缘图案、第二绝缘图案和第一高k介电图案，其中，第二栅极结构包括堆叠在沟道半导体图案上的第三绝缘图案和第二高k介电图案，并且其中，第三绝缘图案的厚度在#imgabs0#至#imgabs1#的范围内。
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公开(公告)号：CN114361158A
公开(公告)日：2022-04-15
申请号：CN202111090188.X
申请日：2021-09-17
Applicant: 三星电子株式会社
IPC: H01L27/088
Abstract: 本公开提供了能够改善元件的性能和可靠性的半导体装置。所述半导体装置包括：基底，包括第一区域和第二区域；第一硅锗膜，共形地形成在第一区域的基底内部并且限定第一栅极沟槽；第一栅极绝缘膜，在第一硅锗膜上沿着第一栅极沟槽的轮廓延伸并且与第一硅锗膜接触；第一金属栅电极，位于第一栅极绝缘膜上；源/漏区，形成在基底内部并且设置在第一金属栅电极的两侧上；第二栅极绝缘膜，设置在第二区域中；以及第二金属栅电极，位于第二栅极绝缘膜上。
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公开(公告)号：CN112397517A
公开(公告)日：2021-02-23
申请号：CN202010824227.3
申请日：2020-08-17
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11551 , H01L27/11568 , H01L27/11578
Abstract: 一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。
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公开(公告)号：CN116322030A
公开(公告)日：2023-06-23
申请号：CN202211597676.4
申请日：2022-12-12
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种用于制造半导体存储器装置的方法。所述方法包括：提供基底；蚀刻基底的在其中形成沟槽的部分；形成元件隔离膜，元件隔离膜填充沟槽并限定有源区域，其中，元件隔离膜包括覆盖沟槽的内侧壁和底表面的第一衬层，其中，第一衬层凹陷并暴露基底的角部；将氮掺杂到基底中；以及形成预栅极绝缘膜，预栅极绝缘膜沿着基底的暴露的角部和基底的上表面并在基底的暴露的角部和基底的上表面上延伸。预栅极绝缘膜包括：第一部分，位于基底的上表面上；以及第二部分，位于基底的角部上。第一部分的厚度小于第二部分的厚度。
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公开(公告)号：CN115223949A
公开(公告)日：2022-10-21
申请号：CN202210364300.2
申请日：2022-04-07
Applicant: 三星电子株式会社
IPC: H01L21/8242 , H01L25/18 , H01L27/108 , H01L21/60
Abstract: 提供了一种用于制造半导体器件的方法。用于制造半导体器件的方法包括：提供包括缓冲层和基体基板的第一基板；在所述缓冲层上形成包括多个单元层叠件的堆叠模制结构，每个所述单元层叠件包括在垂直方向上顺序地堆叠的第一牺牲层、第一硅层、第二牺牲层和第二硅层；以及通过替换工艺将所述堆叠模制结构替换为堆叠存储结构，其中，所述堆叠存储结构包括替换了所述第一牺牲层和所述第二牺牲层的金属图案以及替换了所述第二硅层的绝缘图案，所述缓冲层包括硅锗，并且所述缓冲层的锗浓度根据所述第一牺牲层的锗浓度和所述第二牺牲层的锗浓度而改变。
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