公开(公告)号：CN112397517B

公开(公告)日：2025-03-28

申请号：CN202010824227.3

申请日：2020-08-17

Applicant: 三星电子株式会社

Inventor： 申东石 ,  金志永 ,  安皓均 ,  李灿旻 ,  赵银珠 ,  金熙中 ,  慎重赞 ,  安泰炫 ,  崔贤根 ,  黄有商 ,  李基硕

IPC: H10B41/30 ,  H10B41/20 ,  H10B43/30 ,  H10B43/20

Abstract: 一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。

公开(公告)号：CN112397517A

公开(公告)日：2021-02-23

申请号：CN202010824227.3

申请日：2020-08-17

Applicant: 三星电子株式会社

Inventor： 申东石 ,  金志永 ,  安皓均 ,  李灿旻 ,  赵银珠 ,  金熙中 ,  慎重赞 ,  安泰炫 ,  崔贤根 ,  黄有商 ,  李基硕

IPC: H01L27/11521 ,  H01L27/11551 ,  H01L27/11568 ,  H01L27/11578

Abstract: 一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。

公开(公告)号：CN116390479A

公开(公告)日：2023-07-04

申请号：CN202211678710.0

申请日：2022-12-26

Applicant: 三星电子株式会社

Inventor： 李允雅 ,  朴相郁 ,  尹铉喆 ,  李承宰 ,  李埈圭 ,  李灿旻 ,  洪定杓

IPC: H10B12/00 ,  H01L21/768

Abstract: 一种制作半导体器件的方法包括：在衬底的第一区域和第二区域上形成绝缘层和外围结构，在所述绝缘层和所述外围结构上形成第一掩膜层和第二掩膜层，图案化所述第一掩膜层和第二掩膜层以在所述第一区域和所述第二区域上形成第一掩膜结构和第二掩膜结构，使用所述第一掩膜结构和所述第二掩膜结构作为蚀刻掩膜蚀刻所述绝缘层以形成绝缘图案，在所述第一区域上在相邻绝缘图案之间的空间中形成牺牲层，通过干蚀刻工艺去除所述第一区域上的所述第二掩膜图案，在去除在所述第一区域上的所述第二掩膜图案之后，在所述第二区域上的所述第二掩膜层的表面上形成抗氧化层，以及通过湿蚀刻工艺去除具有所述抗氧化层的所述第二掩膜层。