公开(公告)号：CN104934447B

公开(公告)日：2019-01-22

申请号：CN201510373064.0

申请日：2010-08-06

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  坂田淳一郎 ,  坂仓真之 ,  及川欣聪 ,  冈崎健一 ,  丸山穗高 ,  津吹将志

IPC: H01L27/12

Abstract: 本发明涉及半导体装置及其制造方法。本发明的目的之一在于提高半导体装置的可靠性。本发明的一种半导体装置包括在同一衬底上的驱动电路部和显示部(也称为像素部)，驱动电路部和显示部分别包括：半导体层由氧化物半导体构成的薄膜晶体管；第一布线；以及第二布线，其中薄膜晶体管包括源电极层或漏电极层及接触于半导体层的氧化物导电层，驱动电路部的薄膜晶体管以以栅电极层和导电层夹着半导体层的方式构成，并且第一布线和第二布线在设置在栅极绝缘膜中的开口中通过氧化物导电层电连接。

公开(公告)号：CN105702741B

公开(公告)日：2019-01-01

申请号：CN201610085679.8

申请日：2012-09-20

Applicant: 株式会社半导体能源研究所

Inventor： 本田达也 ,  津吹将志 ,  野中裕介 ,  岛津贵志 ,  山崎舜平

IPC: H01L29/786

Abstract: 本发明题为“半导体器件”。包括氧化物半导体膜的半导体器件中的导通态电流的降低得到抑制。一种晶体管，包括：氧化物半导体膜；绝缘膜，包含氧和硅；栅电极，与氧化物半导体膜相邻，氧化物半导体膜设置成与绝缘膜相接触并且至少与栅电极重叠；以及源电极和漏电极，电连接到氧化物半导体膜。在氧化物半导体膜中，第一区域(其设置成接触与绝缘膜的界面并且具有小于或等于5 nm的厚度)具有低于或等于1.0 at.%的硅浓度，以及氧化物半导体膜中与第一区域不同的区域具有比第一区域低的硅浓度。

公开(公告)号：CN109065553A

公开(公告)日：2018-12-21

申请号：CN201810945034.6

申请日：2013-10-30

Applicant: 株式会社半导体能源研究所

Inventor： 高桥正弘 ,  广桥拓也 ,  津吹将志 ,  石原典隆 ,  太田将志

IPC: H01L27/12 ,  H01L29/04 ,  H01L29/24 ,  H01L21/336 ,  H01L21/66 ,  H01L29/786 ,  C23C14/08 ,  C23C14/34 ,  G01N23/207 ,  G02F1/1368

CPC classification number: H01L27/1225 ,  C23C14/086 ,  G01N23/207 ,  G02F1/1368 ,  H01L21/0237 ,  H01L21/02422 ,  H01L21/02554 ,  H01L21/02565 ,  H01L21/02631 ,  H01L22/12 ,  H01L29/04 ,  H01L29/24 ,  H01L29/66969 ,  H01L29/7869 ,  H01L29/78693 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种包含晶体部且物理性质的稳定性高的金属氧化物膜。晶体部的尺寸小于或等于10nm，因此当测量区域大于或等于且小于或等于时，在金属氧化物膜的截面的纳米束电子衍射图案中观察到圆周状的斑点。

公开(公告)号：CN105870196B

公开(公告)日：2018-05-15

申请号：CN201610250240.6

申请日：2013-10-30

Applicant: 株式会社半导体能源研究所

Inventor： 高桥正弘 ,  广桥拓也 ,  津吹将志 ,  石原典隆 ,  太田将志

IPC: H01L29/786 ,  C23C14/08 ,  H01L21/02 ,  H01L21/66 ,  H01L29/04 ,  H01L29/24 ,  H01L21/336

CPC classification number: H01L27/1225 ,  C23C14/086 ,  G01N23/207 ,  G02F1/1368 ,  H01L21/0237 ,  H01L21/02422 ,  H01L21/02554 ,  H01L21/02565 ,  H01L21/02631 ,  H01L22/12 ,  H01L29/04 ,  H01L29/24 ,  H01L29/66969 ,  H01L29/7869 ,  H01L29/78693 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种金属氧化物膜及金属氧化物膜的形成方法。提供一种包含晶体部且物理性质的稳定性高的金属氧化物膜。晶体部的尺寸小于或等于10nm，因此当测量区域大于或等于且小于或等于时，在金属氧化物膜的截面的纳米束电子衍射图案中观察到圆周状的斑点。

公开(公告)号：CN107068766A

公开(公告)日：2017-08-18

申请号：CN201710111075.0

申请日：2012-09-20

Applicant: 株式会社半导体能源研究所

Inventor： 本田达也 ,  津吹将志 ,  野中裕介 ,  岛津贵志 ,  山崎舜平

IPC: H01L29/786

Abstract: 半导体装置包括栅电极、覆盖栅电极并包含含有硅的氧化物的栅极绝缘膜、以与栅极绝缘膜接触并至少与栅电极重叠的方式设置的氧化物半导体膜、以及与氧化物半导体膜电连接的源电极及漏电极。在氧化物半导体膜中，以与栅极绝缘膜接触且厚度为5nm以下的方式设置的第一区域具有1.0at.％以下的硅浓度，并且第一区域之外的氧化物半导体膜中的区域具有比第一区域低的硅浓度。至少第一区域包括结晶部。

公开(公告)号：CN102763202B

公开(公告)日：2016-08-03

申请号：CN201180009914.9

申请日：2011-01-26

Applicant: 株式会社半导体能源研究所

Inventor： 秋元健吾 ,  渡边了介 ,  津吹将志 ,  山崎舜平

IPC: H01L21/336 ,  G02F1/1368 ,  H01L29/786

CPC classification number: H01L29/7869 ,  H01L29/41733 ,  H01L29/66969 ,  H01L29/78618

Abstract: 本发明的目的之一是提供一种实现了晶体管的小型化且电场集中被减轻的包括氧化物半导体的半导体装置。栅电极的宽度减小，并且源电极层和漏电极层之间的间隔减小。通过以栅电极为掩模，以自对准的方式添加稀有气体，而可以将接触于沟道形成区域的低电阻区域设置在氧化物半导体中。所以即使栅电极的宽度，即栅极布线的线宽度小，也可以以高位置精度设置低电阻区域，从而可以实现晶体管的小型化。

公开(公告)号：CN105609566A

公开(公告)日：2016-05-25

申请号：CN201610184323.X

申请日：2010-09-03

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  津吹将志 ,  乡户宏充

IPC: H01L29/786

CPC classification number: H01L29/7869

Abstract: 一个目的是提供一种包括氧化物半导体膜、具有稳定电特性的高度可靠的薄膜晶体管。包括氧化物半导体膜的薄膜晶体管的沟道长度在1.5μm至100μm(包括两端)、优选地为3μm至10μm(包括两端)的范围之内；当阈值电压的变化量在室温至180℃(包括两端)或者-25℃至-150℃(包括两端)的工作温度范围中小于或等于3V、优选地小于或等于1.5V时，能够制造具有稳定电特性的半导体器件。具体来说，在作为半导体器件的一个实施例的显示装置中，能够降低因阈值电压的变化而引起的显示不均匀性。

公开(公告)号：CN102511082B

公开(公告)日：2016-04-27

申请号：CN201080041841.7

申请日：2010-09-03

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  津吹将志 ,  乡户宏充

IPC: H01L29/786 ,  G02F1/1368 ,  H01L21/336 ,  H01L51/50

CPC classification number: H01L29/7869

Abstract: 一个目的是提供一种包括氧化物半导体膜、具有稳定电特性的高度可靠的薄膜晶体管。包括氧化物半导体膜的薄膜晶体管的沟道长度在1.5μm至100μm(包括两端)、优选地为3μm至10μm(包括两端)的范围之内；当阈值电压的变化量在室温至180℃(包括两端)或者-25℃至-150℃(包括两端)的工作温度范围中小于或等于3V、优选地小于或等于1.5V时，能够制造具有稳定电特性的半导体器件。具体来说，在作为半导体器件的一个实施例的显示装置中，能够降低因阈值电压的变化而引起的显示不均匀性。

公开(公告)号：CN101740398B

公开(公告)日：2016-02-03

申请号：CN200910220868.1

申请日：2009-11-06

Applicant: 株式会社半导体能源研究所

Inventor： 秋元健吾 ,  津吹将志

IPC: H01L21/34 ,  H01L21/28 ,  H01L29/786 ,  H01L29/41 ,  H01L21/82 ,  H01L27/02

CPC classification number: H01L29/7869 ,  H01L27/1225 ,  H01L29/41733

Abstract: 本发明的目的之一在于即使在形成栅极绝缘层、源电极层及漏电极层之后形成氧化物半导体的情况下，也抑制元件特性恶化。在衬底上形成栅电极层，在栅电极层上形成栅极绝缘层，在栅极绝缘层上形成源电极层及漏电极层，对形成在衬底上的栅极绝缘层、源电极层及漏电极层的表面进行表面处理，在进行该表面处理后，在栅极绝缘层、源电极层及漏电极层上形成氧化物半导体层。

公开(公告)号：CN105097946A

公开(公告)日：2015-11-25

申请号：CN201510408060.1

申请日：2010-07-20

Applicant: 株式会社半导体能源研究所

Inventor： 山崎舜平 ,  秋元健吾 ,  津吹将志 ,  佐佐木俊成 ,  桑原秀明

IPC: H01L29/786 ,  H01L27/12

CPC classification number: H01L33/0041 ,  H01L27/1214 ,  H01L27/1225 ,  H01L27/124 ,  H01L27/1248 ,  H01L29/78606 ,  H01L29/7869 ,  H01L29/78696 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体装置及其制造方法。在使用第一氧化物半导体层和第二氧化物半导体层的叠层的底栅结构的薄膜晶体管中，在与栅极布线层重叠的一部分氧化物半导体层上形成与其接触的用作沟道保护层的氧化物绝缘层，并且在形成该绝缘层的相同的步骤中，形成覆盖氧化物半导体层的叠层的周缘部(包括侧表面)的氧化物绝缘层。