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公开(公告)号：CN116960121A
公开(公告)日：2023-10-27
申请号：CN202310433327.7
申请日：2023-04-21
Applicant: 三菱电机株式会社
IPC: H01L27/02
Abstract: 提供使半导体装置的散热性提高的半导体装置。还涉及电力变换装置。半导体装置具有如下特征，即，在俯视观察时具有IGBT区域(10)及二极管区域(20)各自被以直线状交替地配置的交替区域，在由俯视观察时沿交替区域的第1方向上的宽度各自具有大于或等于2种的IGBT区域(10)及二极管区域(20)构成的单元区域中，在交替区域，最靠近单元区域的中心的IGBT区域(10a)的第1方向上的宽度小于或等于其它IGBT区域(10)的第1方向上的宽度，最靠近单元区域的中心的二极管区域(20a)的第1方向上的宽度小于或等于其它二极管区域(20)的第1方向上的宽度。
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公开(公告)号：CN116264200A
公开(公告)日：2023-06-16
申请号：CN202211574121.8
申请日：2022-12-08
Applicant: 三菱电机株式会社
IPC: H01L23/488 , H01L23/49
Abstract: 获得成品率高、容易制造的半导体装置。在半导体芯片(1)的第1主面形成有第1主电极(10)和第1控制电极焊盘(15)。在半导体芯片(1)的第2主面形成有第2主电极(29)和第2控制电极焊盘(31)。第2主电极(29)和第2控制电极焊盘(31)分别接合到绝缘基板(36)的第1金属图案(39)以及第2金属图案(40)。第1导线(42)以及第2导线(43)的键合部在俯视观察时与第2主电极(29)或第2控制电极焊盘(31)的接合部重叠。第1金属图案(39)以及第2金属图案(40)的厚度小于等于0.2mm。
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公开(公告)号：CN116031257A
公开(公告)日：2023-04-28
申请号：CN202211295518.3
申请日：2022-10-21
Applicant: 三菱电机株式会社
IPC: H01L27/06 , H01L29/417 , H01L29/45 , H01L21/8222
Abstract: 涉及半导体装置及半导体装置的制造方法。目的在于提供能够减小芯片尺寸的技术。半导体装置具有第一电极和第二电极。第一电极与集电极层、阴极层的集电极层侧的第一部分连接。第二电极与阴极层的除了第一部分的第二部分连接。第一电极的功函数大于第二电极的功函数，第一电极及第二电极中的一者与半导体基板在半导体基板的厚度方向上夹着第一电极及第二电极中的另一者。
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公开(公告)号：CN115706157A
公开(公告)日：2023-02-17
申请号：CN202210962508.4
申请日：2022-08-11
Applicant: 三菱电机株式会社
IPC: H01L29/739
Abstract: 目的在于得到容易进行特性调整的半导体装置。本发明涉及的半导体装置具有：衬底，其具有IGBT区域和二极管区域；表面电极，其设置于所述衬底的上表面；以及背面电极，其设置于所述衬底的与上表面相反侧的背面，所述二极管区域具有通过所述衬底的上表面凹陷而形成得比所述IGBT区域薄的第1部分和设置于所述第1部分的一侧且比所述第1部分厚的第2部分。
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Patent Agency Ranking
公开(公告)号：CN115132575A
公开(公告)日：2022-09-30
申请号：CN202210268777.0
申请日：2022-03-18
Applicant: 三菱电机株式会社
IPC: H01L21/266 , H01L21/28 , H01L21/336
Abstract: 本发明的目的在于针对具有沟槽型MOS栅极构造的半导体装置，削减用于形成杂质层的掩模数量并且减小杂质层的分布的波动。半导体装置的制造方法具有：工序(b)，使用第1掩模注入p型杂质离子，在有源区域(10)处的漂移层(1)的第1主面(S1)侧形成基极层(15)；工序(c)，使用第1掩模注入n型杂质离子，在基极层(15)的第1主面(S1)侧形成发射极层(13)；工序(d)，在工序(b)及(c)后形成沟槽(11c)；工序(e)，在沟槽(11c)内隔着栅极绝缘膜(11b)埋入栅极电极(11a)；工序(g)，使用第2掩模(61)注入高剂量的p型杂质离子，将发射极层(13)的一部分变换为第1接触层(14a)。
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公开(公告)号：CN112420819A
公开(公告)日：2021-02-26
申请号：CN202010830288.0
申请日：2020-08-18
Applicant: 三菱电机株式会社
IPC: H01L29/417 , H01L23/00 , H01L29/45 , H01L23/488
Abstract: 本公开涉及半导体装置，其目的在于得到能够抑制由镀敷导致的对半导体基板的损伤并实现高可靠性的半导体装置。本公开涉及的半导体装置具有：半导体基板；下部电极，其设置于该半导体基板之上；绝缘膜，其设置于该半导体基板之上，将该下部电极包围；以及镀敷电极，其设置于该下部电极之上，该镀敷电极在上表面具有凸部，该凸部具有：第1部分，其在与该半导体基板的上表面平行的第1方向延伸；以及第2部分，其在与该半导体基板的该上表面平行且与该第1方向交叉的第2方向延伸，该镀敷电极比该绝缘膜薄。
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公开(公告)号：CN110120337A
公开(公告)日：2019-08-13
申请号：CN201910107370.8
申请日：2019-02-02
Applicant: 三菱电机株式会社
IPC: H01L21/266
Abstract: 提供具有如下结构的薄膜抗蚀层，即，无论该薄膜抗蚀层的厚度如何，都能够对在衬底设置的标记进行确认。薄膜抗蚀层(10)是用于粘贴于衬底(5)的主面(5s)的部件，在该主面(5s)设置有标记(M1)。在薄膜抗蚀层(10)设置有用于对标记(M1)进行确认的切口(V1)。
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公开(公告)号：CN110060926A
公开(公告)日：2019-07-26
申请号：CN201910031363.4
申请日：2019-01-14
Applicant: 三菱电机株式会社
IPC: H01L21/285
Abstract: 本发明的目的在于提供一种半导体装置的制造方法，该半导体装置的制造方法能够兼顾热应力环境下的半导体装置的可靠性以及制造工序中的组装性的提高。在半导体装置的制造方法中，在半导体基板的一个主面，通过将第1导电膜堆积、图案化，从而形成第1电极，在第1电极之上，形成与第1电极所具有的图案对应的第1金属膜，在半导体基板的另一个主面，通过将第2导电膜堆积，从而形成第2电极，在第2电极之上，形成比第1金属膜薄的第2金属膜，分别在第1金属膜之上以及第2金属膜之上通过非电解镀而一起形成第3金属膜。
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公开(公告)号：CN108695317A
公开(公告)日：2018-10-23
申请号：CN201810298798.0
申请日：2018-04-04
Applicant: 三菱电机株式会社
IPC: H01L27/06 , H01L29/06 , H01L29/417 , H01L29/739 , H01L29/861 , H01L21/8249 , H01L21/331 , H01L21/28
CPC classification number: H01L27/0664 , H01L21/76805 , H01L21/76843 , H01L21/76889 , H01L21/76895 , H01L23/53266 , H01L23/535 , H01L27/0727 , H01L29/36 , H01L29/456 , H01L29/66136 , H01L29/66348 , H01L29/7397 , H01L29/8613 , H02M7/5387 , H02P27/06 , Y02E10/56 , H01L27/0629 , H01L21/8249 , H01L29/0684 , H01L29/401 , H01L29/41741 , H01L29/6609 , H01L29/7398
Abstract: 目的是针对在一个半导体衬底之上同时设置有开关元件区域和二极管区域的半导体装置，实现良好的二极管特性和低成本性。RC‑IGBT(104)具备横跨于晶体管区域(104A)和二极管区域(104B)之上，形成于半导体基体(35)的一个主面之上的第1电极(31)。半导体基体在晶体管区域(104A)，在一个主面(35A)侧具备MOS栅极构造(33)。RC‑IGBT(104)具备：层间绝缘膜(11)，其将MOS栅极构造(33)的栅极电极(7)覆盖，具备将半导体层露出的接触孔(13)；以及阻挡金属(12)，其形成于接触孔(13)内部。第1电极(31)进入至接触孔(13)，经由阻挡金属(12)与MOS栅极构造(33)的半导体层接触，与半导体基体(35)的二极管区域(104B)处的半导体层直接接触。
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