公开(公告)号：CN116013978A

公开(公告)日：2023-04-25

申请号：CN202211259168.5

申请日：2022-10-14

Applicant: 三菱电机株式会社

Inventor： 阪口浩介 ,  中谷贵洋 ,  西康一 ,  曾根田真也

IPC: H01L29/739 ,  H01L29/861 ,  H01L21/331

Abstract: 目的在于得到能够抑制恢复动作时的尾电流的半导体装置及半导体装置的制造方法。本发明涉及的半导体装置具有：半导体衬底，其具有IGBT区域和二极管区域；第1电极，其设置于所述半导体衬底的上表面；以及第2电极，其设置于所述半导体衬底的与上表面相反侧的背面，所述二极管区域具有：n型的漂移层；p型的阳极层，其设置于所述漂移层的上表面侧；以及n型的阴极层，其设置于所述漂移层的背面侧，在所述漂移层中的比所述半导体衬底的厚度方向上的中心更靠背面侧处，设置晶体缺陷密度高于所述漂移层的其它部分且具有质子的第1寿命控制区域，所述第1寿命控制区域的施主浓度的最大值小于或等于1.0×1015/cm3。

公开(公告)号：CN110085670B

公开(公告)日：2022-05-31

申请号：CN201910053117.9

申请日：2019-01-21

Applicant: 三菱电机株式会社

Inventor： 中谷贵洋

IPC: H01L29/739 ,  H01L29/06

Abstract: 提供能够通过避免导通电压的大幅增加且减小通断损耗而减小总损耗的半导体装置。沟槽(TR)具有沿长度方向延伸的1对长边(SL)和将1对长边(SL)连接的1对短边(SS)。沟槽(TR)在长度方向和交叉方向上周期性地配置。第1区域(12)设置在第1导电型的漂移层(11)之上，具有第2导电型，被沟槽(TR)贯穿。第2区域(13)远离漂移层(11)而设置在第1区域(12)之上，具有第1导电型，远离多个沟槽TR的1对长边(SL)的端部而与1对长边(SL)接触。第3区域(14)设置在第1区域(12)之上，具有第2导电型，具有比第1区域(12)所具有的杂质浓度高的杂质浓度。栅极电极(21)隔着栅极绝缘膜(5)而设置于沟槽(TR)中。

公开(公告)号：CN103299425A

公开(公告)日：2013-09-11

申请号：CN201180064721.3

申请日：2011-06-09

Applicant: 三菱电机株式会社

Inventor： 海老池勇史 ,  中谷贵洋 ,  渡边宽 ,  藤井善夫 ,  绫淳 ,  中木义幸 ,  川上刚史 ,  中田修平

IPC: H01L29/06 ,  H01L29/12 ,  H01L29/47 ,  H01L29/78 ,  H01L29/872

CPC classification number: H01L21/266 ,  H01L21/0465 ,  H01L23/544 ,  H01L29/0619 ,  H01L29/0661 ,  H01L29/1608 ,  H01L29/6606 ,  H01L29/66068 ,  H01L29/872 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的目的在于提供一种能够抑制高电场的产生、抑制绝缘破坏的产生的半导体装置及其制造方法。本发明的半导体装置的制造方法具备：（a）准备作为由第1导电类型的碳化硅半导体构成的基底的n+基板（1）的工序；（b）在n+基板（1）上使用抗蚀剂图案（13）来形成包围元件区域的凹槽构造（14）的工序；以及（c）通过经由抗蚀剂图案（13）的杂质注入而在凹槽构造（14）内的凹槽底面（15）以及凹槽侧面（20）的面内形成作为第2导电类型的杂质层的保护环注入层（3）的工序，其中，凹槽构造（14）的拐角部分被杂质层（3）所覆盖。

公开(公告)号：CN112526313B

公开(公告)日：2023-12-29

申请号：CN202010852061.6

申请日：2020-08-21

Applicant: 三菱电机株式会社

Inventor： 瓜生胜美 ,  凑忠玄 ,  中谷贵洋

IPC: G01R31/265

Abstract: 提供无需使用通过使用了加速器等大型的放射线设施的实验得到的数据，就能够对半导体元件的SEB耐性进行评价的SEB耐性评价装置及SEB耐性评价方法。SEB耐性评价方法具有以下步骤：在半导体元件的模型内配置激励光源；以及一边改变向半导体元件的模型的施加电压及激励光源的能量，一边求出使半导体元件热失控的激励光源的能量。

公开(公告)号：CN113764520A

公开(公告)日：2021-12-07

申请号：CN202110591432.4

申请日：2021-05-28

Applicant: 三菱电机株式会社

Inventor： 本田成人 ,  中谷贵洋 ,  新田哲也

IPC: H01L29/739 ,  H01L29/861 ,  H01L29/45 ,  H01L29/47 ,  H01L21/331

Abstract: 提供提高了半导体基板的背面侧的设计自由度的半导体装置。半导体装置在共通的半导体基板形成有晶体管和二极管，其中，半导体基板具有：晶体管区域，其形成有晶体管；以及二极管区域，其形成有二极管，晶体管区域的第2主面侧的第1电极、二极管区域的第2主面侧的第2电极由不同的材料构成。

公开(公告)号：CN113451391A

公开(公告)日：2021-09-28

申请号：CN202110295192.3

申请日：2021-03-19

Applicant: 三菱电机株式会社

Inventor： 中谷贵洋 ,  新田哲也 ,  大塚翔瑠

IPC: H01L29/06 ,  H01L29/739 ,  H01L27/06

Abstract: 提供提高了恢复动作时的破坏耐量的半导体装置。本发明涉及的半导体装置(100)为相邻地设置有绝缘栅型双极晶体管区域(1)和二极管区域(2)的半导体装置，绝缘栅型双极晶体管区域(1)具有：第2导电型的基极层(9)，其设置于第1主面侧的表层；第1导电型的发射极层(8)，其选择性地设置于基极层(9)的第1主面侧的表层；栅极电极(7a)，其设置于半导体基板的第1主面侧，在沿第1主面的第1方向上并列配置多个，隔着栅极绝缘膜(6a)面向发射极层(8)、基极层(9)及漂移层(12)；以及第1导电型的载流子注入抑制层(10)，其选择性地设置于基极层(9)的第1主面侧的表层，在第1方向上被基极层(9)夹着。

公开(公告)号：CN110085670A

公开(公告)日：2019-08-02

申请号：CN201910053117.9

申请日：2019-01-21

Applicant: 三菱电机株式会社

Inventor： 中谷贵洋

IPC: H01L29/739 ,  H01L29/06

Abstract: 提供能够通过避免导通电压的大幅增加且减小通断损耗而减小总损耗的半导体装置。沟槽(TR)具有沿长度方向延伸的1对长边(SL)和将1对长边(SL)连接的1对短边(SS)。沟槽(TR)在长度方向和交叉方向上周期性地配置。第1区域(12)设置在第1导电型的漂移层(11)之上，具有第2导电型，被沟槽(TR)贯穿。第2区域(13)远离漂移层(11)而设置在第1区域(12)之上，具有第1导电型，远离多个沟槽TR的1对长边(SL)的端部而与1对长边(SL)接触。第3区域(14)设置在第1区域(12)之上，具有第2导电型，具有比第1区域(12)所具有的杂质浓度高的杂质浓度。栅极电极(21)隔着栅极绝缘膜(5)而设置于沟槽(TR)中。

公开(公告)号：CN113451391B

公开(公告)日：2024-08-09

申请号：CN202110295192.3

申请日：2021-03-19

Applicant: 三菱电机株式会社

Inventor： 中谷贵洋 ,  新田哲也 ,  大塚翔瑠

IPC: H01L29/06 ,  H01L29/739 ,  H01L27/06

Abstract: 提供提高了恢复动作时的破坏耐量的半导体装置。本发明涉及的半导体装置(100)为相邻地设置有绝缘栅型双极晶体管区域(1)和二极管区域(2)的半导体装置，绝缘栅型双极晶体管区域(1)具有：第2导电型的基极层(9)，其设置于第1主面侧的表层；第1导电型的发射极层(8)，其选择性地设置于基极层(9)的第1主面侧的表层；栅极电极(7a)，其设置于半导体基板的第1主面侧，在沿第1主面的第1方向上并列配置多个，隔着栅极绝缘膜(6a)面向发射极层(8)、基极层(9)及漂移层(12)；以及第1导电型的载流子注入抑制层(10)，其选择性地设置于基极层(9)的第1主面侧的表层，在第1方向上被基极层(9)夹着。

公开(公告)号：CN114566537A

公开(公告)日：2022-05-31

申请号：CN202111403636.7

申请日：2021-11-22

Applicant: 三菱电机株式会社

Inventor： 中谷贵洋 ,  新田哲也 ,  西康一

IPC: H01L29/06 ,  H01L29/739 ,  H01L29/861 ,  H01L25/07

Abstract: 提供提高了恢复动作时的破坏耐量的半导体装置。本发明涉及的半导体装置(100)所具有的绝缘栅型双极晶体管区域(1)在沿半导体基板的第1主面的第1方向上与二极管区域(2)并列地配置，具有：第2导电型的基极层(9)，设置于半导体基板的第1主面侧的表层；第1导电型的发射极层(8)，选择性地设置于基极层(9)的第1主面侧的表层，杂质浓度比漂移层高；栅极电极(7a)，在第1方向上并列配置有多个，隔着栅极绝缘膜(6a)而面向发射极层、基极层和漂移层；反掺杂层(10)，设置于基极层的表层，第2导电型的杂质浓度比基极层高且第1导电型的杂质浓度比漂移层高；以及第2导电型的集电极层，设置于半导体基板的第2主面侧的表层。

公开(公告)号：CN114388610A

公开(公告)日：2022-04-22

申请号：CN202111202796.5

申请日：2021-10-15

Applicant: 三菱电机株式会社

Inventor： 西康一 ,  曾根田真也 ,  中谷贵洋

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/739 ,  H01L29/861 ,  H01L27/07 ,  H01L21/329 ,  H01L21/331 ,  H01L21/822

Abstract: 涉及反向导通型半导体装置及反向导通型半导体装置的制造方法。提供避免制造成本的大幅增加，并且具有高闩锁耐量、低恢复损耗的反向导通型半导体装置。半导体基板(50)具有第1主面(F1)及第2主面(F2)。基极接触层(14)配置于基极层(15)和第1主面(F1)之间，构成第1主面(F1)的一部分。阳极接触区域(24)配置于阳极层(25)和第1主面(F1)之间，构成第1主面(F1)的一部分，阳极接触区域具有比阳极层(25)高的第2导电型杂质浓度峰值。阳极接触区域(24)包含第1阳极接触层(24b)，该第1阳极接触层具有比基极接触层(14)低的净浓度和比基极接触层(14)高的第1导电型杂质浓度。