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公开(公告)号：CN113764508B
公开(公告)日：2024-07-02
申请号：CN202110592345.0
申请日：2021-05-28
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/861
Abstract: 得到能够抑制放电的半导体装置。沟道截断电极(11)的外端部与监视电极(9)的内端部(10)的间隔为第1距离(D1)。扩散层(6)与第1耗尽化抑制区域(7)的间隔为第2距离(D2)。以沟道截断电极(11)与监视电极(9)之间的放电电压比扩散层(6)与半导体基板(5)的PN结部的雪崩击穿电压大的方式，设定第1距离(D1)以及第2距离(D2)。
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公开(公告)号：CN113140547B
公开(公告)日：2024-05-28
申请号：CN202110053705.X
申请日：2021-01-15
Applicant: 三菱电机株式会社
IPC: H01L23/544 , H01L21/66 , G01N27/00
Abstract: 本发明涉及半导体装置及裂纹检测方法。提供一种能够高精度地对裂纹的发展状况进行检测的半导体装置。半导体装置(100)是使用半导体基板(1)形成的，具有形成有半导体元件的有源区域(10)以及有源区域(10)的外侧的边缘终止区域(20)。在半导体基板(1)的边缘终止区域(20)形成有裂纹检测构造体(30)。裂纹检测构造体(30)具有：沟槽(31)，其形成于半导体基板(1)，在边缘终止区域(20)的周向延伸；内壁绝缘膜(32)，其形成于沟槽(31)的内壁；埋入电极(33)，其形成于内壁绝缘膜(32)之上，埋入至沟槽(31)；以及监视电极(34)，其形成于半导体基板(1)之上，与埋入电极(33)连接。
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公开(公告)号：CN112054051B
公开(公告)日：2024-06-04
申请号：CN202010489639.6
申请日：2020-06-02
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/40 , H01L29/423 , H01L27/06
Abstract: 得到能够实现IGBT的损耗改善，并且抑制耐压下降的半导体装置。半导体装置(1)具有IGBT区域(16)以及MOSFET区域(17)。在MOSFET区域(17)形成的多个沟道掺杂P层(115)具有侧面与在IGBT区域(16)及MOSFET区域(17)之间形成的边界沟槽栅极(107e)接触的沟槽相邻沟道掺杂P层(115t)。沟槽相邻沟道掺杂P层(115t)的形成深度被设定得比边界沟槽栅极(107e)的形成深度深。在MOSFET区域(17)，包含沟道掺杂P层(115)的沟道区域、层间氧化膜(110)的栅极绝缘膜及成为平面栅极的栅极多晶硅(121)而构成N型的平面构造的MOSFET。
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公开(公告)号：CN108735737B
公开(公告)日：2024-02-27
申请号：CN201810373333.7
申请日：2018-04-24
Applicant: 三菱电机株式会社
Abstract: 目的在于提供能够降低恢复电流的技术。半导体装置具有半导体衬底，半导体衬底具有第1主面以及第2主面，该半导体衬底被规定出配置有续流二极管的第1区域、配置有IGBT的第2区域、和在俯视观察时将第1区域以及第2区域包围的耐压保持区域。半导体衬底具有：阳极层，其配置于第1区域的第1主面，呈第1导电型；扩散层，其与阳极层相邻地配置于耐压保持区域的第1主面，呈第1导电型。与阳极层和扩散层之间的边界相比在阳极层侧的第1主面配置有第1沟槽。
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公开(公告)号：CN110120337B
公开(公告)日：2024-02-13
申请号：CN201910107370.8
申请日：2019-02-02
Applicant: 三菱电机株式会社
IPC: H01L21/266
Abstract: 提供具有如下结构的薄膜抗蚀层，即，无论该薄膜抗蚀层的厚度如何，都能够对在衬底设置的标记进行确认。薄膜抗蚀层(10)是用于粘贴于衬底(5)的主面(5s)的部件，在该主面(5s)设置有标记(M1)。在薄膜抗蚀层(10)设置有用于对标记(M1)进行确认的切口(V1)。
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Patent Agency Ranking
公开(公告)号：CN110120337A
公开(公告)日：2019-08-13
申请号：CN201910107370.8
申请日：2019-02-02
Applicant: 三菱电机株式会社
IPC: H01L21/266
Abstract: 提供具有如下结构的薄膜抗蚀层，即，无论该薄膜抗蚀层的厚度如何，都能够对在衬底设置的标记进行确认。薄膜抗蚀层(10)是用于粘贴于衬底(5)的主面(5s)的部件，在该主面(5s)设置有标记(M1)。在薄膜抗蚀层(10)设置有用于对标记(M1)进行确认的切口(V1)。
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公开(公告)号：CN113764508A
公开(公告)日：2021-12-07
申请号：CN202110592345.0
申请日：2021-05-28
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/861
Abstract: 得到能够抑制放电的半导体装置。沟道截断电极(11)的外端部与监视电极(9)的内端部(10)的间隔为第1距离(D1)。扩散层(6)与第1耗尽化抑制区域(7)的间隔为第2距离(D2)。以沟道截断电极(11)与监视电极(9)之间的放电电压比扩散层(6)与半导体基板(5)的PN结部的雪崩击穿电压大的方式，设定第1距离(D1)以及第2距离(D2)。
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公开(公告)号：CN113140547A
公开(公告)日：2021-07-20
申请号：CN202110053705.X
申请日：2021-01-15
Applicant: 三菱电机株式会社
IPC: H01L23/544 , H01L21/66 , G01N27/00
Abstract: 本发明涉及半导体装置及裂纹检测方法。提供一种能够高精度地对裂纹的发展状况进行检测的半导体装置。半导体装置(100)是使用半导体基板(1)形成的，具有形成有半导体元件的有源区域(10)以及有源区域(10)的外侧的边缘终止区域(20)。在半导体基板(1)的边缘终止区域(20)形成有裂纹检测构造体(30)。裂纹检测构造体(30)具有：沟槽(31)，其形成于半导体基板(1)，在边缘终止区域(20)的周向延伸；内壁绝缘膜(32)，其形成于沟槽(31)的内壁；埋入电极(33)，其形成于内壁绝缘膜(32)之上，埋入至沟槽(31)；以及监视电极(34)，其形成于半导体基板(1)之上，与埋入电极(33)连接。
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公开(公告)号：CN112054051A
公开(公告)日：2020-12-08
申请号：CN202010489639.6
申请日：2020-06-02
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/40 , H01L29/423 , H01L27/06
Abstract: 得到能够实现IGBT的损耗改善，并且抑制耐压下降的半导体装置。半导体装置(1)具有IGBT区域(16)以及MOSFET区域(17)。在MOSFET区域(17)形成的多个沟道掺杂P层(115)具有侧面与在IGBT区域(16)及MOSFET区域(17)之间形成的边界沟槽栅极(107e)接触的沟槽相邻沟道掺杂P层(115t)。沟槽相邻沟道掺杂P层(115t)的形成深度被设定得比边界沟槽栅极(107e)的形成深度深。在MOSFET区域(17)，包含沟道掺杂P层(115)的沟道区域、层间氧化膜(110)的栅极绝缘膜及成为平面栅极的栅极多晶硅(121)而构成N型的平面构造的MOSFET。
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公开(公告)号：CN105679731B
公开(公告)日：2019-04-16
申请号：CN201610089977.4
申请日：2016-02-17
Applicant: 三菱电机株式会社
IPC: H01L23/485 , H01L23/482
Abstract: 在半导体装置(1)中，在半导体基板(3)的表面侧的区域配置有元件形成区域，在该元件形成区域形成有对电流进行控制的半导体元件。终端区域以包围该元件形成区域的方式而配置。在栅极电极(9)配置有针抵接区域(13)和导线区域(15)。针抵接区域和导线区域由形成于栅极电极的表面处的绝缘体(17)进行了分隔。因此，针抵接区域的表面和导线区域的表面位于相同的高度。
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