公开(公告)号：CN107180754B

公开(公告)日：2021-12-24

申请号：CN201710091515.0

申请日：2017-02-20

Applicant: 松下知识产权经营株式会社

Inventor： 松原功幸 ,  针贝笃史 ,  伊藤彰宏

IPC: H01L21/3065

Abstract: 提供一种等离子体处理方法，能够以简易的工序实现精细的图案化。等离子体处理方法包括：粘附工序，在具备第一主面和第一主面的相反侧的第二主面的基板的第一主面粘附树脂膜；以及图案化工序，对树脂膜进行图案化，从而形成具有使基板的被处理区域露出的开口部的掩模。而且，等离子体处理方法包括：第一等离子体工序，在包含第一气体的减压环境中生成第一气体的第一等离子体，并使掩模暴露于第一等离子体，从而减少掩模与第一主面之间的空隙。进而，等离子体处理方法包括：第二等离子体工序，在包含第二气体的环境中用第二气体生成第二等离子体，并使从开口部露出的被处理区域暴露于第二等离子体，从而对被处理区域进行蚀刻。

公开(公告)号：CN106558541B

公开(公告)日：2021-11-23

申请号：CN201610825780.2

申请日：2016-09-14

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸

IPC: H01L21/78

Abstract: 本发明的目的在于提供一种能够抑制安装过程中的导电性材料的爬升的元件芯片的制造方法。在对具有多个元件区域的基板进行分割来制造多个元件芯片的元件芯片的制造方法中所利用的等离子处理工序之中，通过使基板暴露于第1等离子体中，从而将基板分割为元件芯片(10)，具备第1面(10a)、第2面(10b)以及连结第1面(10a)和第2面(10b)的侧面(10c)的元件芯片(10)在载体(4)上成为相互空出间隔被保持的状态。通过使这些元件芯片(10)暴露于以氟化碳和氦的混合气体为原料气体的第2等离子体中，由此形成覆盖侧面(10c)的保护膜(12c)，来抑制安装过程中的导电性材料向侧面(10c)的爬升。

公开(公告)号：CN106560915B

公开(公告)日：2021-10-01

申请号：CN201610865508.7

申请日：2016-09-29

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸

IPC: H01L21/78 ,  H01L21/60

Abstract: 本发明提供一种元件芯片的制造方法和电子部件安装结构体的制造方法。在将在元件区域形成了元件电极露出的凸部的基板进行分割来制造多个元件芯片(10)的元件芯片的制造方法中，通过蚀刻将基板进行分割后，使元件芯片(10)暴露于第2等离子体(P2)，由此在元件芯片(10)的第2面(10b)、侧面(10c)、空隙部(S)的第1面(10a)，形成由氟碳膜构成的保护膜，接下来使元件芯片(10)暴露于第3等离子体(P3)，由此使形成于空隙部(S)的保护膜的至少一部分残留，去除形成在元件芯片(10)的第2面(10b)、侧面(10c)的保护膜。由此，通过残留的保护膜来抑制安装过程中的导电性材料的爬升。

公开(公告)号：CN106505028B

公开(公告)日：2021-08-13

申请号：CN201610795913.6

申请日：2016-08-31

Applicant: 松下知识产权经营株式会社

Inventor： 广岛满 ,  针贝笃史

IPC: H01L21/683 ,  H01L21/78

Abstract: 本发明提供一种即使在将较薄的晶片状基板作为对象的情况下，也能够防止基板或基板的掩模图案发生损伤的掩模图案的形成方法、基板的加工方法及元件芯片的制造方法。在元件芯片的制造方法、掩模图案的形成方法以及基板的加工方法中，将工序顺序设定为在进行了设为对与贴附有感光性的保护膜(2)的第1面(1a)对置的第2面(1b)进行研磨而薄化的基板(1T)的研磨工序之后，进行将曝光完毕的保护膜(2I)图案化的显影工序。由此，能够在保护膜(2I)未图案化的稳定的状态下进行用于薄化的研磨，即使在将较薄的晶片状基板(1)作为对象的情况下，也能够防止基板(1)或形成基板(1)的掩模图案的保护膜(2I)的研磨时发生损伤。

公开(公告)号：CN104143509B

公开(公告)日：2018-11-09

申请号：CN201410113773.0

申请日：2014-03-25

Applicant: 松下知识产权经营株式会社

Inventor： 西崎展弘 ,  针贝笃史 ,  岩井哲博 ,  广岛满

IPC: H01L21/3065

Abstract: 本发明提供一种等离子处理装置以及等离子处理方法，使得即使在实施等离子处理的情况下保持片也不会受到不良影响。具备：在室(11)内产生等离子的等离子源(13)；设置于室(11)内且载置输送载体(5)的台(16)；配置于台(16)的上方且覆盖保持片(6)和框(7)，具有在厚度方向上贯通地形成的窗部(33)的盖子(31)；和将盖子(31)相对于台(16)的相对位置变更为第1位置和第2位置的驱动机构(38)。第2位置是盖子(31)与保持片(6)、框(7)、以及基板(2)不接触的位置。盖子(31)至少具备向框(7)的上表面延伸的顶面(36b)、和相对于在框(7)的内径侧露出的保持片(6)的上表面逐渐接近地倾斜的倾斜面(36c)。

公开(公告)号：CN107180753A

公开(公告)日：2017-09-19

申请号：CN201710088563.4

申请日：2017-02-17

Applicant: 松下知识产权经营株式会社

Inventor： 置田尚吾 ,  针贝笃史

IPC: H01L21/3065

CPC classification number: H01L21/3065 ,  H01L21/30655 ,  H01L21/31138 ,  H01L21/67109 ,  H01L21/67115 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68785 ,  H01L21/78 ,  H01L23/544 ,  H01L2223/5446

Abstract: 一种元件芯片的制造方法，在对保持在保持片的基板进行等离子体切割时提高产品的成品率。元件芯片的制造方法包括：准备工序，准备将基板的第1主面粘接到保持片而保持在保持片的基板；载置工序，将保持了基板的保持片载置到设置在等离子体处理装置内的载置台；和等离子体切割工序，将基板的分割区域等离子体蚀刻到第1主面，将基板单片化为多个元件芯片。等离子体切割工序包括：第1等离子体蚀刻工序，在载置台与保持片之间供给冷却用气体，同时等离子体蚀刻分割区域的厚度的一部分；和第2等离子体蚀刻工序，在第1等离子体蚀刻工序之后，停止冷却用气体的供给，等离子体蚀刻分割区域的剩余部分。

公开(公告)号：CN107180752A

公开(公告)日：2017-09-19

申请号：CN201710088442.X

申请日：2017-02-17

Applicant: 松下知识产权经营株式会社

Inventor： 水野文二 ,  广岛满 ,  置田尚吾 ,  松原功幸 ,  针贝笃史

IPC: H01L21/3065 ,  H01L21/82 ,  H01L23/31

CPC classification number: H01L23/3192 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/0337 ,  H01L21/268 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/311 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/56 ,  H01L21/67109 ,  H01L21/6831 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/3185 ,  H01L23/544 ,  H01L23/562 ,  H01L2221/68327 ,  H01L2221/68381 ,  H01L21/82 ,  H01L23/31

Abstract: 一种元件芯片及其制造方法，用保护膜被覆解理起点来提高元件芯片的抗弯强度。该制造方法包括：准备基板的工序；激光划片工序，对基板的分割区域照射激光而形成第1及第2损伤区域；各向异性蚀刻工序，将基板暴露于第1等离子体来除去第1损伤区域，并使第2损伤区域的一部分露出。还包括：保护膜沉积工序，使保护膜沉积在元件区域、分割区域和露出的第2损伤区域的一部分；保护膜蚀刻工序，将基板暴露于第2等离子体来除去沉积在分割区域的保护膜的一部分及沉积在元件区域的保护膜，并使覆盖第2损伤区域的一部分的保护膜残留。还包括等离子体切割工序，在用支承构件支承了第2主面的状态下将基板暴露于第3等离子体来将基板分割为元件芯片。

公开(公告)号：CN107154369A

公开(公告)日：2017-09-12

申请号：CN201710091498.0

申请日：2017-02-20

Applicant: 松下知识产权经营株式会社

Inventor： 置田尚吾 ,  针贝笃史

IPC: H01L21/67 ,  H01L21/683

CPC classification number: H01L21/3065 ,  H01L21/30655 ,  H01L21/308 ,  H01L21/67109 ,  H01L21/67115 ,  H01L21/677 ,  H01L21/6831 ,  H01L21/68742 ,  H01L21/68785 ,  H01L21/78 ,  H01L21/6835 ,  H01L21/67011 ,  H01L2221/68327

Abstract: 一种等离子体处理方法，在对保持在运输载体的基板进行等离子体处理时，使产品的成品率提高。保持在运输载体的基板的等离子体处理方法包括：准备工序，准备运输载体，所述运输载体具备保持片和配置在该保持片的外周部的框架；基板保持工序，将基板粘接到保持片，使运输载体保持基板；以及张力增加工序，使保持片的张力增加。还包括：载置工序，在基板保持工序之后，将所述运输载体载置在所述载置台，使基板隔着所述保持片与所述载置台接触；以及等离子体处理工序，在该载置工序之后，对基板实施等离子体处理。此外，张力增加工序包括使保持片收缩的收缩步骤，收缩步骤在准备工序与等离子体处理工序之间进行。

公开(公告)号：CN107039345A

公开(公告)日：2017-08-11

申请号：CN201710062994.3

申请日：2017-01-24

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸 ,  广岛满 ,  奥根充弘

IPC: H01L21/78 ,  H01L23/31

CPC classification number: H01L23/3178 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/31138 ,  H01L21/6835 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/293 ,  H01L23/3185 ,  H01L23/544 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2223/5446 ,  H01L23/3171

Abstract: 本发明提供一种元件芯片的制造方法以及元件芯片，能够抑制安装过程中的导电性材料的爬升。在对具有多个元件区域的基板(1)进行分割而制造多个元件芯片(10)的元件芯片的制造方法中使用的等离子体处理工序中，将基板暴露于第一等离子体，从而将基板分割为元件芯片(10)。而且，成为具备第一面(10a)、第二面(10b)以及形成有多个凸部的侧面(10c)的元件芯片(10)彼此隔开间隔保持在载体(4)上的状态。通过将元件芯片(10)暴露于第二等离子体，从而在元件芯片(10)的侧面(10c)形成保护膜(12c)，在形成该保护膜时，通过保护膜(12c)至少被覆形成在侧面(10c)的凸部，抑制安装过程中导电性材料向侧面(10c)爬升。

公开(公告)号：CN107039343A

公开(公告)日：2017-08-11

申请号：CN201710053291.4

申请日：2017-01-23

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸 ,  广岛满 ,  奥根充弘

IPC: H01L21/78 ,  B28D5/00

CPC classification number: H01L23/3157 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/30655 ,  H01L21/31138 ,  H01L21/6835 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/293 ,  H01L23/3185 ,  H01L23/544 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2223/5446 ,  B28D5/0005 ,  B28D5/0058

Abstract: 本发明提供一种元件芯片的制造方法及元件芯片，能够抑制安装过程中的导电性材料的爬升。在分割具有多个元件区域的基板来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第一等离子体，从而将基板分割成元件芯片(10)。而且，形成为具备第一面(10a)、第二面(10b)及连结第一面(10a)和第二面(10b)的侧面(10c)的元件芯片(10)彼此隔开间隔地保持在载体(4)上的状态。通过将这些元件芯片(10)暴露于以氟化碳和氦气的混合气体为原料气体的第二等离子体中，从而仅在侧面(10c)形成覆盖元件芯片(10)的保护膜(12)，抑制安装过程中的导电性材料向侧面(10c)的爬升。