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公开(公告)号：CN103794242B
公开(公告)日：2016-08-24
申请号：CN201310334938.2
申请日：2013-08-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C8/08
CPC classification number: G11C8/08 , G11C7/00 , G11C8/00 , G11C11/4063 , G11C16/04 , G11C29/021 , G11C29/025 , G11C29/028 , G11C2029/1202
Abstract: 本发明的一些方面公开了一种方法，涉及用于升压字线定时方案的字线跟踪。在该方法中，将字线电压提供至字线，字线与多个存储单元相连。提供升压使能信号。升压使能信号的状态表示字线上预定位置处的字线电压是否达到非零的预定字线电压。基于升压使能信号选择性地将字线电压升高至升压字线电压电平。
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公开(公告)号：CN103794242A
公开(公告)日：2014-05-14
申请号：CN201310334938.2
申请日：2013-08-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C8/08
CPC classification number: G11C8/08 , G11C7/00 , G11C8/00 , G11C11/4063 , G11C16/04 , G11C29/021 , G11C29/025 , G11C29/028 , G11C2029/1202
Abstract: 本发明的一些方面公开了一种方法，涉及用于升压字线定时方案的字线跟踪。在该方法中，将字线电压提供至字线，字线与多个存储单元相连。提供升压使能信号。升压使能信号的状态表示字线上预定位置处的字线电压是否达到非零的预定字线电压。基于升压使能信号选择性地将字线电压升高至升压字线电压电平。
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公开(公告)号：CN103310835A
公开(公告)日：2013-09-18
申请号：CN201310014727.0
申请日：2013-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C5/02
CPC classification number: G11C11/41 , G11C11/412
Abstract: 本发明公开的一种存储单元包括：第一、第二和第三列器件。第一列器件包括第一下拉晶体管、第二下拉晶体管、第一开关以及第二开关。第二列器件包括第三下拉晶体管、第四下拉晶体管、第三开关，以及第四开关。第三列器件包括第一上拉晶体管以及第二上拉晶体管。第一上拉晶体管、第一下拉晶体管以及第三下拉晶体管被连接成为第一反相器，以及第二上拉晶体管、第二下拉晶体管以及第四下拉晶体管被连接成为第二反相器。第一反相器和第二反相器交叉连接。第一开关、第二开关、第三开关以及第四开关与第一及第二反相器的输出端连接。本发明还公开了存储阵列。
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公开(公告)号：CN101866688B
公开(公告)日：2013-07-24
申请号：CN201010164146.1
申请日：2010-04-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4193 , H01L27/02
CPC classification number: H01L27/1104 , G11C11/419
Abstract: 本发明公开了一种维持器、集成电路及存取方法，该维持器适用于一集成电路。上述维持器包括一第一晶体管以及一第二晶体管。上述第一晶体管具有一第一栅极耦接于一反相器的一输出端。上述第二晶体管以串联方式耦接于上述第一晶体管。上述第二晶体管具有一第二栅极耦接于上述反相器的一输入端。本发明可以解决传统维持器的在感测电路的输出端引起从低至高电压状态的转变延迟的问题。
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公开(公告)号：CN102637689A
公开(公告)日：2012-08-15
申请号：CN201210030368.3
申请日：2012-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11
CPC classification number: G11C5/06 , G11C5/147 , G11C5/148 , G11C11/417
Abstract: 本发明公开了一种存储器边缘单元，并且，具体地涉及一种电路，该电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。该PMOS晶体管和NMOS晶体管被配置用于提供具有第一参考电压的第一参考电压节点和具有第二参考电压的第二参考电压节点。该第一参考电压和第二参考电压分别作为存储器单元的第一参考电压和第二参考电压。
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公开(公告)号：CN101064188B
公开(公告)日：2012-04-25
申请号：CN200710102693.5
申请日：2007-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/41
CPC classification number: G11C11/412 , H01L21/26586 , H01L29/66659
Abstract: 一种静态随机存取存储器(static random access memory，SRAM)存储单元，包括上拉MOS装置、下拉MOS装置、以及通栅MOS装置。上拉MOS装置具有第一驱动电流。下拉MOS装置耦接上拉MOS装置，且具有第二驱动电流。通栅MOS装置，耦接上拉MOS装置及下拉MOS装置，且具有第三驱动电流。第一驱动电流与第三驱动电流具有介于大约0.5至大约1之间的α比例，且第二驱动电流与第三驱动电流具有介于大约1.45与大约5之间的β比例。
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公开(公告)号：CN101290793B
公开(公告)日：2011-05-18
申请号：CN200710148087.7
申请日：2007-09-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/065
Abstract: 本发明提供一种半导体装置，包括耦合至一输入的一第一读出放大器，其用于产生一第一输出；耦合至输入的一第二读出放大器，其用于产生一第二输出；以及耦合至输入的一第三读出放大器，其用于产生一第三输出，其中根据第一、第二、及第三输出的逻辑状态的结合，而产生放大输入的一第四输出。
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公开(公告)号：CN101339804B
公开(公告)日：2010-06-02
申请号：CN200710166696.5
申请日：2007-11-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/418 , G11C8/08
Abstract: 集成电路、静态随机存取存储电路与存储器电路控制方法。提供一种双阶段字线脉冲的电路与方法，用以改善SRAM存储器存取周期的操作容限。提供第一与第二时序电路以及字线电压抑制电路，用以根据第一与第二时序电路在字线脉冲的第一阶段减少使能字线上的电压，并且在字线脉冲的第二阶段允许使能字线上的电压上升至未被抑制的电压。第一与第二时序电路观察字线上电压的放电，并且当位线放电至通过特定临界值时提供控制信号使能，这些信号控制电压抑制电路，因此可改进SRAM的操作容限。本说明书将提供使用双接段字线脉冲操作SRAM的方法与电路。本发明能同时改进SRAM的读取与写入周期的容限。
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公开(公告)号：CN101136252B
公开(公告)日：2010-05-19
申请号：CN200710002387.4
申请日：2007-01-15
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C29/02 , G11C17/18 , G11C29/027
Abstract: 本发明提供一种修复电路及避免电子保险丝在静电放电测试时烧毁的方法，该修复电路由至少一个形成正电压供应(Vq)焊垫与较低电压供应源(Vss)之间部分导通路径的电子保险丝构成。该修复电路包括至少一开关装置与至少一控制电路。所述至少一开关装置具有一控制端并耦接在Vq焊垫与所述至少一电子保险丝之间。所述至少一控制电路分别耦接至控制端与Vq焊垫。在一正向高电压施加至Vq焊垫时，控制电路使该开关装置的导通状态延后一段预定时间，从而阻挡在ESD发生时产生的杂散电流。因此，该修复电路可避免所述至少一电子保险丝被错误地编程。
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公开(公告)号：CN101572122A
公开(公告)日：2009-11-04
申请号：CN200910133932.2
申请日：2009-04-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/41 , G11C11/413
CPC classification number: G11C5/063 , G11C11/419
Abstract: 本发明公开了一种静态随机存取存储器(SRAM)单元阵列结构，其包括耦合到SRAM单元一列的第一和第二位线，第一和第二位线基本彼此平行并且通过第一金属层形成，以及置于第一和第二位线之间的第一导线，其跨越SRAM单元的列并且不和所述列电连接，第一导线也通过第一金属层形成。
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