公开(公告)号：CN114823694A

公开(公告)日：2022-07-29

申请号：CN202210008951.8

申请日：2022-01-06

Applicant: 三星电子株式会社

Inventor： 申重植

IPC: H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 提供了一种包括分离图案的半导体器件以及电子系统。该半导体器件包括：水平布线层；堆叠结构，包括交替地堆叠在水平布线层上的多个模层和多个布线层；延伸穿过堆叠结构的多个沟道结构；以及延伸穿过堆叠结构的多个分离图案，其中所述多个分离图案中的每个包括多个第一部分和与所述多个第一部分相邻的多个第二部分，其中所述多个第一部分中的每个具有比所述多个第二部分中的每个小的宽度。

公开(公告)号：CN114156278A

公开(公告)日：2022-03-08

申请号：CN202111431970.3

申请日：2017-01-06

Applicant: 三星电子株式会社

Inventor： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC: H01L27/11578 ,  H01L27/11568 ,  H01L27/11573

Abstract: 提供了制造三维(3D)半导体存储器件的方法。该方法可以包括：在包括单元阵列区和连接区的基板上形成薄层结构；形成第一掩模图案；使用第一掩模图案作为蚀刻掩模执行第一蚀刻工艺以蚀刻薄层结构；执行减小第一掩模图案的面积的第一修整工艺；交替地且重复地执行第一蚀刻工艺和第一修整工艺以在连接区上形成上结构；形成第二掩模图案；使用第二掩模图案作为蚀刻掩模执行第二蚀刻工艺以蚀刻薄层结构和上结构；执行减小第二掩模图案的面积的第二修整工艺；以及交替地且重复地执行第二蚀刻工艺和第二修整工艺以在上结构下方形成多个中间结构。

公开(公告)号：CN113823634A

公开(公告)日：2021-12-21

申请号：CN202110670054.9

申请日：2021-06-17

Applicant: 三星电子株式会社

Inventor： 金江旻 ,  申重植 ,  孙洪翼 ,  宋炫周

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 一种垂直存储器件包括栅电极结构、沟道、接触插塞和支撑结构，栅电极结构形成在包括单元阵列区域和垫区域的衬底上。栅电极结构包括在第二方向上延伸并在垫区域上沿第一方向堆叠成阶梯形状的栅电极。沟道在单元阵列区域上延伸穿过栅电极结构。接触插塞分别接触栅电极结构的台阶中的对应的台阶。支撑结构分别延伸穿过台阶中的所述对应的台阶，并在垫区域上沿第一方向延伸。支撑结构包括填充图案以及覆盖填充图案的侧壁和底表面的蚀刻停止图案。每个支撑结构的上表面高于沟道的上表面。

公开(公告)号：CN107039457B

公开(公告)日：2021-11-30

申请号：CN201710011121.X

申请日：2017-01-06

Applicant: 三星电子株式会社

Inventor： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC: H01L27/11578 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11551 ,  H01L27/11521 ,  H01L27/11526

Abstract: 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构具有在连接区上在第一方向上延伸的第一阶梯结构以及在连接区上在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构。每个中间层叠结构暴露设置在其下面的中间层叠结构的第三阶梯结构。

公开(公告)号：CN112652631A

公开(公告)日：2021-04-13

申请号：CN202010805205.2

申请日：2020-08-12

Applicant: 三星电子株式会社

Inventor： 金江旻 ,  宋昇珉 ,  申载勋 ,  申重植 ,  林根元

IPC: H01L27/1157 ,  H01L27/11582

Abstract: 提供了一种非易失性存储器装置。所述非易失性存储器装置包括：基底；第一模制结构，设置在基底上并且包括多个第一栅电极；第二模制结构，设置在第一模制结构上并且包括多个第二栅电极；以及多个沟道结构，通过穿透第一模制结构和第二模制结构而与所述多个第一栅电极和所述多个第二栅电极交叉，其中，第一模制结构包括彼此间隔开的第一堆叠件和第二堆叠件，并且第二模制结构包括堆叠在第一堆叠件上的第三堆叠件、堆叠在第二堆叠件上的第四堆叠件以及连接第三堆叠件和第四堆叠件的第一连接部。

公开(公告)号：CN112366206A

公开(公告)日：2021-02-12

申请号：CN202011291354.8

申请日：2017-01-06

Applicant: 三星电子株式会社

Inventor： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC: H01L27/11578 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11551 ,  H01L27/11521 ,  H01L27/11526

Abstract: 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构在连接区上具有在第一方向上延伸的第一阶梯结构和在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构和在第一方向上延伸的第四阶梯结构。相对于基板的顶表面，第一阶梯结构的斜坡具有第一倾斜角，第二阶梯结构的斜坡具有基本上等于第一倾斜角的第二倾斜角，第四阶梯结构的斜坡具有不同于第一倾斜角的第三倾斜角。

公开(公告)号：CN110120393A

公开(公告)日：2019-08-13

申请号：CN201910103213.X

申请日：2019-02-01

Applicant: 三星电子株式会社

Inventor： 郑恩宅 ,  申重植 ,  洪祥准

IPC: H01L27/11556 ,  H01L27/11529 ,  H01L27/11582 ,  H01L27/11573

Abstract: 一种三维(3D)半导体存储器件包括：源极导电图案，在衬底上并平行于衬底的顶表面延伸；以及电极结构，包括在垂直于衬底的顶表面的第一方向上顺序地堆叠在源极导电图案上的擦除控制栅电极、地选择栅电极、单元栅电极和串选择栅电极。

公开(公告)号：CN108389865A

公开(公告)日：2018-08-10

申请号：CN201810105509.0

申请日：2018-02-02

Applicant: 三星电子株式会社

Inventor： 申重植 ,  朴志勋 ,  孙龙勋 ,  禹钟昊 ,  郑恩宅 ,  车俊昊

IPC: H01L27/11582 ,  H01L27/1157 ,  H01L29/792

CPC classification number: H01L27/11582 ,  H01L21/308 ,  H01L21/3085 ,  H01L21/31144 ,  H01L27/11548 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/1157 ,  H01L29/7926

Abstract: 一种三维半导体存储器件包括包含单元阵列区域和接触区域的衬底、包含顺序地堆叠在衬底上的栅电极的堆叠结构、穿透堆叠结构的垂直结构、以及连接到接触区域中的栅电极的端部的单元接触插塞。栅电极的端部的上表面相对于单元阵列区域中的衬底的上表面具有锐角。

公开(公告)号：CN107799529A

公开(公告)日：2018-03-13

申请号：CN201710727478.8

申请日：2017-08-22

Applicant: 三星电子株式会社

Inventor： 申重植 ,  李秉一 ,  朴玄睦 ,  郑恩宅

IPC: H01L27/11563 ,  H01L27/11568 ,  H01L27/11573

CPC classification number: G11C11/4085 ,  G11C8/08 ,  G11C8/12 ,  G11C8/14 ,  G11C11/06042 ,  H01L21/8239 ,  H01L23/5286 ,  H01L27/11565 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L27/11563 ,  H01L27/11568

Abstract: 一种半导体存储器件包括衬底、地选择线、字线、绝缘层、竖直通道部分和第一外围电路栅极图案。衬底包括单元阵列区域和外围电路区域。地选择线在单元阵列区域上。字线在地选择线上。绝缘层在地选择线与字线之间。竖直通道部分在与衬底的顶表面垂直的方向上穿过地选择线、字线和绝缘层。第一外围电路栅极图案在衬底的外围电路区域上。绝缘层从单元阵列区域延伸到外围电路区域上以覆盖第一外围电路栅极图案的顶表面。

公开(公告)号：CN107039457A

公开(公告)日：2017-08-11

申请号：CN201710011121.X

申请日：2017-01-06

Applicant: 三星电子株式会社

Inventor： 郑夛恽 ,  李星勋 ,  尹石重 ,  朴玄睦 ,  申重植 ,  尹永培

IPC: H01L27/11578 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11551 ,  H01L27/11521 ,  H01L27/11526

CPC classification number: H01L27/11578 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11551 ,  H01L27/11568 ,  H01L27/11573

Abstract: 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构具有在连接区上在第一方向上延伸的第一阶梯结构以及在连接区上在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构。每个中间层叠结构暴露设置在其下面的中间层叠结构的第三阶梯结构。