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公开(公告)号：CN110112137B
公开(公告)日：2023-06-23
申请号：CN201910417752.0
申请日：2016-05-17
Applicant: 三星电子株式会社
Abstract: 提供了一种具有虚设通道区的垂直存储装置，所述存储装置包括：第一基底；第二基底，位于第一基底上；栅电极层和绝缘层，堆叠在第二基底的上表面上；多个第一通道区和多个第二通道区，多个第一通道区位于第一子单元阵列区中，多个第二通道区位于第二子单元阵列区中，第一通道区和第二通道区中的每个在与第二基底的上表面垂直的第一方向上延伸以穿过栅电极层和绝缘层中的至少一些；以及分隔绝缘层，设置在第一子单元阵列区和第二子单元阵列区之间，分隔绝缘层在与第二基底的上表面平行的第二方向上延伸，其中，设置在分隔绝缘层的第一侧上的至少两个第一通道区和设置在分隔绝缘层的第二侧上的至少两个第二通道区是位线未连接到其上的虚设通道区。
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公开(公告)号：CN107068684B
公开(公告)日：2022-03-25
申请号：CN201610991717.6
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 本发明提供一种存储器件，该存储器件可以包括外围区域和单元区域。外围区域可以包括第一基板、设置在第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在第一绝缘层中的第一保护层。单元区域可以包括设置在第一绝缘层上的第二基板，其中单元区域包括第一杂质区域、在基本上垂直于第二基板的上表面的方向上延伸的沟道区、堆叠在第二基板上并邻近于沟道区的多个栅电极层以及电连接到第一杂质区域的第一接触，其中第一保护层设置在第一杂质区域下面并具有与第一杂质区域的形状对应的形状。
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公开(公告)号：CN107017261B
公开(公告)日：2022-03-01
申请号：CN201610952076.3
申请日：2016-11-02
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/115
Abstract: 半导体器件被提供。半导体器件包括多个栅极电极。半导体器件包括相邻于多个栅极电极的沟道结构。半导体器件包括在沟道结构和多个栅极电极之间的多个电荷存储段。还提供形成半导体器件的方法。
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公开(公告)号：CN107046037B
公开(公告)日：2021-12-07
申请号：CN201710063573.2
申请日：2017-02-03
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568
Abstract: 本公开提供垂直存储器件及其制造方法。一种垂直存储器件包括绝缘夹层图案、栅电极、沟道和电荷存储图案结构。绝缘夹层图案在第一方向上间隔开。栅电极分别在相邻的绝缘夹层图案之间。沟道在第一方向上延伸穿过绝缘夹层图案和栅电极。电荷存储图案结构包括在第二方向上顺序堆叠在沟道与每个栅电极之间的隧道绝缘图案、电荷俘获图案结构和阻挡图案。电荷俘获图案结构包括在第一方向上间隔开的电荷俘获图案。电荷俘获图案分别邻近第一栅电极的侧壁。第一电荷俘获图案在第一方向上沿第一绝缘夹层图案的侧壁延伸。
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公开(公告)号：CN105226063B
公开(公告)日：2019-11-22
申请号：CN201510359346.5
申请日：2015-06-25
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L27/11565 , H01L23/532 , H01L23/528
Abstract: 提供了一种具有垂直沟道和气隙的半导体装置。字线形成在基底上。气隙设置在两条相邻的字线之间。沟道结构穿透字线和气隙。存储单元设置在每条字线和沟道结构之间。存储单元包括阻挡图案、电荷捕获图案和遂穿绝缘图案。阻挡图案共形地覆盖每条字线的顶表面、底表面和第一侧表面。所述第一侧表面与所述沟道结构相邻。电荷捕获图案仅设置在所述第一侧表面和沟道结构之间。
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Patent Agency Ranking
公开(公告)号：CN104900648B
公开(公告)日：2019-10-11
申请号：CN201510102923.2
申请日：2015-03-09
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/522
Abstract: 本公开提供了三维半导体器件。一种三维(3D)半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面。3D半导体器件还包括设置在导电层的各端部上并在其上突出的缓冲图案、设置在该叠层之上并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。
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公开(公告)号：CN110112137A
公开(公告)日：2019-08-09
申请号：CN201910417752.0
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了一种具有虚设通道区的垂直存储装置，所述存储装置包括：第一基底；第二基底，位于第一基底上；栅电极层和绝缘层，堆叠在第二基底的上表面上；多个第一通道区和多个第二通道区，多个第一通道区位于第一子单元阵列区中，多个第二通道区位于第二子单元阵列区中，第一通道区和第二通道区中的每个在与第二基底的上表面垂直的第一方向上延伸以穿过栅电极层和绝缘层中的至少一些；以及分隔绝缘层，设置在第一子单元阵列区和第二子单元阵列区之间，分隔绝缘层在与第二基底的上表面平行的第二方向上延伸，其中，设置在分隔绝缘层的第一侧上的至少两个第一通道区和设置在分隔绝缘层的第二侧上的至少两个第二通道区是位线未连接到其上的虚设通道区。
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公开(公告)号：CN103971722B
公开(公告)日：2018-09-14
申请号：CN201410012777.X
申请日：2014-01-10
Applicant: 三星电子株式会社
IPC: G11C7/18 , H01L27/11573 , H01L27/11582
CPC classification number: G11C5/025 , G11C7/02 , G11C7/1039 , G11C7/18 , H01L27/11573 , H01L27/11582
Abstract: 根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。
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公开(公告)号：CN108417578A
公开(公告)日：2018-08-17
申请号：CN201810449868.8
申请日：2013-12-04
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/24 , H01L29/423 , H01L29/792
CPC classification number: H01L27/11578 , H01L27/11551 , H01L27/2481 , H01L29/4234 , H01L29/792
Abstract: 提供了一种非易失性存储器，其包括：在基底上在垂直于基底的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括在与基底平行的平面上沿第一方向延伸的多个沟道膜；多个导电材料，其从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上、通过每个沟道层的沟道膜中的区域延伸直到邻近基底的部分；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层。其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列；其中，所述导电材料形成多个组；并且其中，组之间的距离比彼此中导电材料之间的距离更长。
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公开(公告)号：CN107068684A
公开(公告)日：2017-08-18
申请号：CN201610991717.6
申请日：2016-11-10
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11568 , H01L27/11578 , H01L27/11582
CPC classification number: H01L27/11582 , G11C16/0466 , G11C16/10 , G11C16/26 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11521 , H01L27/11551 , H01L27/11556 , H01L27/11568 , H01L27/11578
Abstract: 本发明提供一种存储器件，该存储器件可以包括外围区域和单元区域。外围区域可以包括第一基板、设置在第一基板上的多个电路元件、设置在所述多个电路元件上的第一绝缘层以及设置在第一绝缘层中的第一保护层。单元区域可以包括设置在第一绝缘层上的第二基板，其中单元区域包括第一杂质区域、在基本上垂直于第二基板的上表面的方向上延伸的沟道区、堆叠在第二基板上并邻近于沟道区的多个栅电极层以及电连接到第一杂质区域的第一接触，其中第一保护层设置在第一杂质区域下面并具有与第一杂质区域的形状对应的形状。
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