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公开(公告)号：CN112310221A
公开(公告)日：2021-02-02
申请号：CN202010681259.2
申请日：2020-07-15
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 提供一种包括位于衬底上的有源区的半导体器件。多个沟道层在所述有源区上间隔开。设置栅极结构。所述栅极结构与所述有源区和所述多个沟道层相交。所述栅极结构围绕所述多个沟道层。源极/漏极区在所述栅极结构的至少一侧设置在所述有源区上。所述源极/漏极区与所述多个沟道层接触。下绝缘层在所述源极/漏极区上设置在所述栅极结构的侧表面之间。接触插塞穿过所述下绝缘层。所述接触插塞接触所述源极/漏极区。隔离结构在所述衬底上与所述有源区相交，并且设置在彼此相邻的所述源极/漏极区之间。每个所述栅极结构包括包含彼此不同的材料的栅电极和栅极覆盖层。
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公开(公告)号：CN110400803A
公开(公告)日：2019-11-01
申请号：CN201910747785.1
申请日：2014-08-12
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/423 , H01L21/8238
Abstract: 本发明提供一种半导体器件。该半导体器件包括：衬底，包括第一区和第二区；第一晶体管，提供在第一区上以包括从衬底突出的第一沟道区；以及第二晶体管，提供在第二区上以包括第二沟道区和在衬底与第二沟道区之间延伸的栅电极。第一沟道区可以包括包含与第二沟道区不同的材料的下半导体图案和包含与第二沟道区相同的材料的上半导体图案。
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公开(公告)号：CN104377197B
公开(公告)日：2019-09-10
申请号：CN201410393679.5
申请日：2014-08-12
Applicant: 三星电子株式会社
Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件包括：衬底，包括第一区和第二区；第一晶体管，提供在第一区上以包括从衬底突出的第一沟道区；以及第二晶体管，提供在第二区上以包括第二沟道区和在衬底与第二沟道区之间延伸的栅电极。第一沟道区可以包括包含与第二沟道区不同的材料的下半导体图案和包含与第二沟道区相同的材料的上半导体图案。
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公开(公告)号：CN106128958A
公开(公告)日：2016-11-16
申请号：CN201610293686.7
申请日：2016-05-05
Applicant: 三星电子株式会社
IPC: H01L21/336
CPC classification number: H01L29/66795 , H01L29/0847 , H01L29/66545
Abstract: 一种制造半导体器件的方法包括：形成从衬底突出的有源图案；在所述有源图案上形成衬里层；在所述衬里层上形成与所述有源图案交叉的牺牲栅极图案；在所述有源图案上以及在所述牺牲栅极图案的两侧形成源极/漏极区；形成层间绝缘层以覆盖所述源极/漏极区；在所述层间绝缘层上形成多个封盖绝缘图案，以暴露所述牺牲栅极图案；以及通过使用所述封盖绝缘图案作为刻蚀掩模的刻蚀工艺去除所述牺牲栅极图案和所述衬里层，以形成暴露所述有源图案的间隙区。所述有源图案包括具有比所述衬底的晶格常数大的晶格常数的材料，并且所述封盖绝缘图案包括相对于所述衬里层具有刻蚀选择性的材料。
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Patent Agency Ranking
公开(公告)号：CN104241270A
公开(公告)日：2014-12-24
申请号：CN201410232029.2
申请日：2014-05-28
Applicant: 三星电子株式会社
CPC classification number: H01L29/1054 , H01L21/823821 , H01L21/845 , H01L27/088 , H01L27/0924 , H01L27/1211 , H01L29/165 , H01L29/20 , H01L29/205 , H01L29/66522 , H01L29/6681 , H01L29/78 , H01L29/7842 , H01L29/785
Abstract: 本发明公开了一种半导体器件，其包括衬底、化合物半导体层和第一半导体图案和第二半导体图案。衬底包括第一区和第二区。第一半导体图案位于第一区的化合物半导体层上，并包括元素半导体。第二半导体图案位于第二区的化合物半导体层上，并包括III-V族半导体材料。
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公开(公告)号：CN103094207A
公开(公告)日：2013-05-08
申请号：CN201210330245.1
申请日：2012-09-07
Applicant: 三星电子株式会社
IPC: H01L21/8232
CPC classification number: H01L29/7847 , H01L21/26506 , H01L21/26593 , H01L21/823412 , H01L21/823425 , H01L21/823807 , H01L21/823814 , H01L29/7843
Abstract: 本发明提供一种采用应力记忆技术制造半导体器件的方法。所述方法包括：提供支撑栅电极的衬底；通过执行预非晶化注入（PAI）工艺并且在PAI工艺中或与PAI工艺分离地将C或N注入源/漏区中而将位于栅电极两侧的源/漏区非晶化和掺杂；在衬底上形成引力诱导层以覆盖非晶化的源/漏区；以及随后通过对衬底进行退火而使源/漏区再结晶。然后，可去除应力诱导层。此外，在源/漏区已经非晶化之后可将C或N注入整个源/漏区中，或者仅注入非晶化的源/漏区的上部分。
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公开(公告)号：CN100555662C
公开(公告)日：2009-10-28
申请号：CN200510113879.1
申请日：2005-10-21
Applicant: 三星电子株式会社
Inventor： 金相秀
IPC: H01L29/78 , H01L21/336 , H01L27/105 , H01L21/8239
Abstract: 本发明公开了一种在非易失存储器件及其制造方法。在所述器件中，电荷俘获层的至少一个边缘是凹入的。这样，在编程操作期间器件的域值电压和在擦除操作期间器件的域值电压保持在适当且稳定的水平。结果，改善了器件特性。
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公开(公告)号：CN100367506C
公开(公告)日：2008-02-06
申请号：CN200410043024.1
申请日：2004-04-19
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L27/112 , G11C16/04
CPC classification number: H01L27/11568 , G11C16/0416 , G11C16/0466 , H01L21/28273 , H01L21/28282 , H01L27/0207 , H01L27/115 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L29/66825 , H01L29/66833 , H01L29/792
Abstract: 本发明公开了一种字节操作非易失性半导体存储装置，其能够一次擦除一个字节的已存储的数据。字节存储单元可包括多个1字节存储晶体管的存储单元阵列。该些1字节存储晶体管可以沿一个方向排列，其每一个包括形成在有源区中的结区和沟道区。字节存储单元可包括字节选择晶体管。该选择晶体管可以设置在有源区中，并且包括直接与每个该1字节存储晶体管的结相邻的结区。该字节选择晶体管可以垂直于该些1字节存储晶体管排列方向地设置在该些1字节存储晶体管的上面或下面。
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公开(公告)号：CN1326245C
公开(公告)日：2007-07-11
申请号：CN200410001272.X
申请日：2004-01-05
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L27/12 , H01L21/28 , H01L21/768 , H01L21/8234 , H01L21/02
CPC classification number: H01L29/792 , H01L29/7923 , Y10S438/954
Abstract: 本发明公开了一种局部硅-氧化物-氮化物-氧化物-硅(SONOS)结构及其制造方法。该局部SONOS结构具有两片栅极和自对准氧化物-氮化物-氧化物(ONO)结构，包括：衬底；ONO结构，在衬底上；第一栅极层，在ONO结构上并与其对准；栅极绝缘体，在ONO结构旁的衬底上；以及，第二栅极层，在第一栅极层上和栅极绝缘体上。第一和第二栅极层彼此电连接。ONO结构、第一和第二栅极层一同限定了至少1位局部SONOS结构。相应的制造方法包括：设置衬底；在衬底上形成ONO结构；在ONO结构上形成第一栅极层并且第一栅极层与ONO结构对准；在ONO结构旁的衬底上形成栅极绝缘体；在第一栅极层和栅极绝缘体上形成第二栅极层；以及电连接第一和第二栅极层。
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