公开(公告)号：CN107546270B

公开(公告)日：2022-05-03

申请号：CN201710475891.X

申请日：2017-06-21

Applicant: 瑞萨电子株式会社

Inventor： 山下泰典 ,  新井耕一 ,  久田贤一

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明提供一种半导体器件及其制造方法。在半导体器件中，在形成在沟槽的内壁上/上方的栅极绝缘膜中，使得形成为覆盖沟槽的角部的栅极绝缘膜的一部分的膜厚度比形成在沟槽的侧面上/上方的栅极绝缘膜部分的一部分的膜厚度更厚。

公开(公告)号：CN105280546B

公开(公告)日：2020-09-11

申请号：CN201510359350.1

申请日：2015-06-25

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  滨正树 ,  笼利康明 ,  久田贤一

IPC: H01L21/76 ,  H01L21/31 ,  H01L29/78

Abstract: 本发明的各个实施例涉及半导体器件的制造方法和半导体器件。本发明可以在通过湿法蚀刻使SiC衬底之上的绝缘膜开口而指定形成在该衬底上的竖直型功率MOSFET的有源区域的情况下，改进该湿法蚀刻的精确度并且使半导体器件小型化。在外延层之上按顺序形成具有小膜厚度的氧化硅膜和具有比该氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻使氧化硅膜开口，以及从而使在有源区域中的外延层的上表面暴露出来。

公开(公告)号：CN110010687A

公开(公告)日：2019-07-12

申请号：CN201811654142.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN107546270A

公开(公告)日：2018-01-05

申请号：CN201710475891.X

申请日：2017-06-21

Applicant: 瑞萨电子株式会社

Inventor： 山下泰典 ,  新井耕一 ,  久田贤一

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7813 ,  H01L21/02164 ,  H01L21/02236 ,  H01L21/02255 ,  H01L21/02271 ,  H01L21/02529 ,  H01L21/049 ,  H01L21/31111 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/1033 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/45 ,  H01L29/513 ,  H01L29/66068 ,  H01L29/66734

Abstract: 本发明提供一种半导体器件及其制造方法。在半导体器件中，在形成在沟槽的内壁上/上方的栅极绝缘膜中，使得形成为覆盖沟槽的角部的栅极绝缘膜的一部分的膜厚度比形成在沟槽的侧面上/上方的栅极绝缘膜部分的一部分的膜厚度更厚。

公开(公告)号：CN106067794A

公开(公告)日：2016-11-02

申请号：CN201610252147.9

申请日：2016-04-21

Applicant: 瑞萨电子株式会社

Inventor： 豊田久志 ,  山崎幸一 ,  新井耕一 ,  关达弘

IPC: H03K17/042 ,  H03K17/16 ,  H03K17/687 ,  H01L29/78 ,  H01L29/808

CPC classification number: H01L25/18 ,  H01L24/48 ,  H01L24/49 ,  H01L25/072 ,  H01L29/1095 ,  H01L2224/0603 ,  H01L2224/48137 ,  H01L2224/48225 ,  H01L2224/49113 ,  H01L2924/00014 ,  H01L2924/10253 ,  H01L2924/10272 ,  H01L2924/1203 ,  H01L2924/1207 ,  H01L2924/13062 ,  H01L2924/13091 ,  H02P27/06 ,  H03K17/102 ,  H03K17/6871 ,  H03K17/74 ,  H03K2017/6875 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099 ,  H03K17/04206 ,  H01L29/7827 ,  H01L29/808 ,  H03K17/161 ,  H03K17/687

Abstract: 一种半导体装置，提高半导体装置的性能。半导体装置具备具有栅电极(3g)、源电极(3s)以及漏电极(3d)的常开型的结型FET(3)和具有栅电极(4g)、源电极(4s)以及漏电极(4d)的常闭型的MOSFET(4)。结型FET(3)的源电极(3s)与MOSFET(4)的漏电极(4d)进行电连接，从而结型FET(3)与MOSFET(4)串联地连接。结型FET(3)的栅电极(3g)与MOSFET(4)的栅电极(4g)进行电连接。

公开(公告)号：CN104810407A

公开(公告)日：2015-07-29

申请号：CN201410419944.2

申请日：2014-08-22

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一

IPC: H01L29/808 ,  H01L29/423 ,  H01L21/337

Abstract: 在一实施方式中的半导体器件中，结型场效应晶体管的栅极区域(GR)具有低浓度栅极区域(LGR)和杂质浓度比低浓度栅极区域(LGR)高的高浓度栅极区域(HGR)，且高浓度栅极区域(HGR)内包于低浓度栅极区域(LGR)中。降低结型FET的导通电阻。

公开(公告)号：CN204155938U

公开(公告)日：2015-02-11

申请号：CN201420479858.6

申请日：2014-08-22

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一

IPC: H01L29/808 ,  H01L29/423 ,  H01L21/337

Abstract: 本实用新型提供一种半导体器件。包含结型场效应晶体管，所述结型场效应晶体管包括：(a)成为电流通路的第1导电型的沟道区域；以及(b)与所述第1导电型相反的第2导电型的一对栅极区域，所述一对栅极区域形成为夹持所述沟道区域，所述半导体器件的特征在于，所述一对栅极区域的每一个具有：(b1)低浓度栅极区域；以及(b2)杂质浓度比所述低浓度栅极区域高的高浓度栅极区域，所述高浓度栅极区域内包于所述低浓度栅极区域。本实用新型能够实现结型FET的性能的提高。