公开(公告)号：CN105280546B

公开(公告)日：2020-09-11

申请号：CN201510359350.1

申请日：2015-06-25

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  滨正树 ,  笼利康明 ,  久田贤一

IPC: H01L21/76 ,  H01L21/31 ,  H01L29/78

Abstract: 本发明的各个实施例涉及半导体器件的制造方法和半导体器件。本发明可以在通过湿法蚀刻使SiC衬底之上的绝缘膜开口而指定形成在该衬底上的竖直型功率MOSFET的有源区域的情况下，改进该湿法蚀刻的精确度并且使半导体器件小型化。在外延层之上按顺序形成具有小膜厚度的氧化硅膜和具有比该氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻使氧化硅膜开口，以及从而使在有源区域中的外延层的上表面暴露出来。

公开(公告)号：CN105280546A

公开(公告)日：2016-01-27

申请号：CN201510359350.1

申请日：2015-06-25

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  滨正树 ,  笼利康明 ,  久田贤一

IPC: H01L21/76 ,  H01L21/31 ,  H01L29/78

Abstract: 本发明的各个实施例涉及半导体器件的制造方法和半导体器件。本发明可以在通过湿法蚀刻使SiC衬底之上的绝缘膜开口而指定形成在该衬底上的竖直型功率MOSFET的有源区域的情况下，改进该湿法蚀刻的精确度并且使半导体器件小型化。在外延层之上按顺序形成具有小膜厚度的氧化硅膜和具有比该氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻使氧化硅膜开口，以及从而使在有源区域中的外延层的上表面暴露出来。

公开(公告)号：CN104810276A

公开(公告)日：2015-07-29

申请号：CN201510043506.5

申请日：2015-01-28

Applicant: 瑞萨电子株式会社

Inventor： 滨正树 ,  笼利康明

IPC: H01L21/311

Abstract: 本发明提供一种制造半导体器件的方法。为了在碳化硅衬底上方形成MOSFET，当执行伴随有氮化的热处理以降低栅绝缘膜和碳化硅衬底之间边界的附近的界面态密度时，由于MOSFET的电容和栅电压之间关系而发生CV滞后，由此降低了半导体器件的可靠性。为了解决上述问题，对碳化硅衬底上方形成的绝缘膜执行伴随有氮化的热处理(步骤S7)。然后，在惰性气体气氛中加热绝缘膜(步骤S9)。此后，具有由绝缘膜构成的栅绝缘膜的场效应晶体管形成在碳化硅衬底上方。