公开(公告)号：CN105280546B

公开(公告)日：2020-09-11

申请号：CN201510359350.1

申请日：2015-06-25

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  滨正树 ,  笼利康明 ,  久田贤一

IPC: H01L21/76 ,  H01L21/31 ,  H01L29/78

Abstract: 本发明的各个实施例涉及半导体器件的制造方法和半导体器件。本发明可以在通过湿法蚀刻使SiC衬底之上的绝缘膜开口而指定形成在该衬底上的竖直型功率MOSFET的有源区域的情况下，改进该湿法蚀刻的精确度并且使半导体器件小型化。在外延层之上按顺序形成具有小膜厚度的氧化硅膜和具有比该氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻使氧化硅膜开口，以及从而使在有源区域中的外延层的上表面暴露出来。

公开(公告)号：CN105280546A

公开(公告)日：2016-01-27

申请号：CN201510359350.1

申请日：2015-06-25

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  滨正树 ,  笼利康明 ,  久田贤一

IPC: H01L21/76 ,  H01L21/31 ,  H01L29/78

Abstract: 本发明的各个实施例涉及半导体器件的制造方法和半导体器件。本发明可以在通过湿法蚀刻使SiC衬底之上的绝缘膜开口而指定形成在该衬底上的竖直型功率MOSFET的有源区域的情况下，改进该湿法蚀刻的精确度并且使半导体器件小型化。在外延层之上按顺序形成具有小膜厚度的氧化硅膜和具有比该氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻使氧化硅膜开口，以及从而使在有源区域中的外延层的上表面暴露出来。

公开(公告)号：CN104810276A

公开(公告)日：2015-07-29

申请号：CN201510043506.5

申请日：2015-01-28

Applicant: 瑞萨电子株式会社

Inventor： 滨正树 ,  笼利康明

IPC: H01L21/311

Abstract: 本发明提供一种制造半导体器件的方法。为了在碳化硅衬底上方形成MOSFET，当执行伴随有氮化的热处理以降低栅绝缘膜和碳化硅衬底之间边界的附近的界面态密度时，由于MOSFET的电容和栅电压之间关系而发生CV滞后，由此降低了半导体器件的可靠性。为了解决上述问题，对碳化硅衬底上方形成的绝缘膜执行伴随有氮化的热处理(步骤S7)。然后，在惰性气体气氛中加热绝缘膜(步骤S9)。此后，具有由绝缘膜构成的栅绝缘膜的场效应晶体管形成在碳化硅衬底上方。

公开(公告)号：CN104347428A

公开(公告)日：2015-02-11

申请号：CN201410368009.8

申请日：2014-07-30

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  笼利康明 ,  久田贤一

IPC: H01L21/337 ,  H01L29/808 ,  H01L29/423

CPC classification number: H01L29/8083 ,  H01L29/0692 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/66068

Abstract: 提供一种制造半导体器件的方法及半导体器件，该半导体器件是具有优良截止态性能而没有降低生产率的垂直JFET的半导体器件。通过杂质离子注入在源极区下面形成沿着沟道宽度方向的横截面中的栅极区四边形。通过第一蚀刻，去除了栅极区上表面上方的源极区，以在它们之间分开。然后，通过具有在栅极区侧表面处比在栅极区中央处低的蚀刻速率的第二蚀刻，处理栅极区的上表面。获得的栅极区具有平行于衬底表面的下表面和低于源极区和沟道形成区之间的边界的上表面，且上表面在沿着沟道宽度方向的横截面中具有从侧表面向中央的向下倾斜。结果，可以获得具有减少的变化的沟道长度。

公开(公告)号：CN104064604A

公开(公告)日：2014-09-24

申请号：CN201410102742.5

申请日：2014-03-19

Applicant: 瑞萨电子株式会社

Inventor： 笼利康明 ,  新井耕一 ,  横山夏树 ,  清水悠佳

IPC: H01L29/80 ,  H01L21/337

CPC classification number: H01L29/0619 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/42316 ,  H01L29/66068 ,  H01L29/66893 ,  H01L29/8083

Abstract: 一种半导体装置的制造方法及半导体装置，以较高的成品率制造高性能的结FET。该方法包括如下工序：（a）在形成于n+型SiC基板的上部的n-型漂移层的表面形成n+型源极层；（b）在（a）工序之后，将在n-型漂移层的上部形成的氧化硅膜（21）作为掩模，对n-型漂移层的表面进行蚀刻，由此形成按照预定的间隔配置的多个浅槽；（c）在（b）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n-型漂移层中掺杂氮，由此形成n型反掺杂层；（d）在（c）工序之后，在氧化硅膜及浅槽各自的侧壁形成侧阱间隔物；（e）在（d）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n-型漂移层中掺杂铝，由此形成p型栅极层。

公开(公告)号：CN104064604B

公开(公告)日：2018-10-19

申请号：CN201410102742.5

申请日：2014-03-19

Applicant: 瑞萨电子株式会社

Inventor： 笼利康明 ,  新井耕一 ,  横山夏树 ,  清水悠佳

IPC: H01L29/80 ,  H01L21/337

Abstract: 一种半导体装置的制造方法及半导体装置，以较高的成品率制造高性能的结FET。该方法包括如下工序：（a）在形成于n+型SiC基板的上部的n‑型漂移层的表面形成n+型源极层；（b）在（a）工序之后，将在n‑型漂移层的上部形成的氧化硅膜（21）作为掩模，对n‑型漂移层的表面进行蚀刻，由此形成按照预定的间隔配置的多个浅槽；（c）在（b）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂氮，由此形成n型反掺杂层；（d）在（c）工序之后，在氧化硅膜及浅槽各自的侧壁形成侧阱间隔物；（e）在（d）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂铝，由此形成p型栅极层。