公开(公告)号：CN104064604A

公开(公告)日：2014-09-24

申请号：CN201410102742.5

申请日：2014-03-19

Applicant: 瑞萨电子株式会社

Inventor： 笼利康明 ,  新井耕一 ,  横山夏树 ,  清水悠佳

IPC: H01L29/80 ,  H01L21/337

CPC classification number: H01L29/0619 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/42316 ,  H01L29/66068 ,  H01L29/66893 ,  H01L29/8083

Abstract: 一种半导体装置的制造方法及半导体装置，以较高的成品率制造高性能的结FET。该方法包括如下工序：（a）在形成于n+型SiC基板的上部的n-型漂移层的表面形成n+型源极层；（b）在（a）工序之后，将在n-型漂移层的上部形成的氧化硅膜（21）作为掩模，对n-型漂移层的表面进行蚀刻，由此形成按照预定的间隔配置的多个浅槽；（c）在（b）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n-型漂移层中掺杂氮，由此形成n型反掺杂层；（d）在（c）工序之后，在氧化硅膜及浅槽各自的侧壁形成侧阱间隔物；（e）在（d）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n-型漂移层中掺杂铝，由此形成p型栅极层。

公开(公告)号：CN104064604B

公开(公告)日：2018-10-19

申请号：CN201410102742.5

申请日：2014-03-19

Applicant: 瑞萨电子株式会社

Inventor： 笼利康明 ,  新井耕一 ,  横山夏树 ,  清水悠佳

IPC: H01L29/80 ,  H01L21/337

Abstract: 一种半导体装置的制造方法及半导体装置，以较高的成品率制造高性能的结FET。该方法包括如下工序：（a）在形成于n+型SiC基板的上部的n‑型漂移层的表面形成n+型源极层；（b）在（a）工序之后，将在n‑型漂移层的上部形成的氧化硅膜（21）作为掩模，对n‑型漂移层的表面进行蚀刻，由此形成按照预定的间隔配置的多个浅槽；（c）在（b）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂氮，由此形成n型反掺杂层；（d）在（c）工序之后，在氧化硅膜及浅槽各自的侧壁形成侧阱间隔物；（e）在（d）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂铝，由此形成p型栅极层。