公开(公告)号：CN104603949A

公开(公告)日：2015-05-06

申请号：CN201480001967.X

申请日：2014-01-27

Applicant: 瑞萨电子株式会社

Inventor： 吉田浩介 ,  新田哲也 ,  酒井敦

IPC: H01L29/78 ,  H01L29/08 ,  H01L29/06

Abstract: 在半导体器件中，p+背栅区域(PBG)在主表面(S1)上配置在n+源极区域(SR)的第一及第二部分(P1，P2)之间，并且相对于n+源极区域(SR)配置在n+漏极区域(DR)侧。由此，能够得到导通耐压较高的半导体器件。

公开(公告)号：CN117594598A

公开(公告)日：2024-02-23

申请号：CN202310902594.4

申请日：2023-07-21

Applicant: 瑞萨电子株式会社

Inventor： 比嘉友大 ,  酒井敦 ,  后藤洋太郎

IPC: H01L27/088 ,  H01L29/06 ,  H01L29/423 ,  H01L21/8234

Abstract: 本公开的实施例涉及一种半导体器件及其制造方法。一种半导体器件包括其中形成有MISFET的单元区域和在平面图中围绕单元区域的外围区域。在单元区域和外围区域中，n型杂质区域形成在半导体衬底中。在半导体衬底中，元件隔离部分、p型杂质区域和n型杂质区域形成在外围区域中以在平面图中围绕单元区域。p型杂质区域和n型杂质区域形成在单元区域中的半导体衬底中以接触杂质区域。元件隔离部分位于杂质区域中，并且与在杂质区域与杂质区域之间的结界面间隔开。

公开(公告)号：CN117525150A

公开(公告)日：2024-02-06

申请号：CN202311759387.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN109427904B

公开(公告)日：2023-04-07

申请号：CN201810927289.X

申请日：2018-08-15

Applicant: 瑞萨电子株式会社

Inventor： 藤井宏基 ,  酒井敦 ,  森隆弘

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及一种半导体装置和制造半导体装置的方法。本发明提供一种可以确保高击穿电压且可以应用简化的制造过程的半导体装置以及制造所述半导体装置的方法。n+掩埋区具有浮置电位。n型体区被定位在所述n+掩埋区的第一表面侧。p+源区被定位在所述第一表面中且与所述n型体区形成p‑n结。p+漏区与所述p+源区间隔开地被定位在所述第一表面中。p型杂质区PIR被定位在所述n+掩埋区与所述n型体区之间，且使所述n+掩埋区和所述n型体区彼此隔离。

公开(公告)号：CN115966592A

公开(公告)日：2023-04-14

申请号：CN202211077121.7

申请日：2022-09-05

Applicant: 瑞萨电子株式会社

Inventor： 名渊雄太 ,  柳川洋 ,  永久克己 ,  酒井敦

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/335 ,  H01L27/088 ,  H01L21/8234

Abstract: 本发明的实施例涉及半导体器件及其制造方法。提供了一种能够在单元部分的终端部分附近确保足够的击穿电压的半导体器件及其制造方法。单元部分包括彼此相邻的第一单元柱状区域和第二单元柱状区域，以及布置在第一单元柱状区域和第二单元柱状区域之间的第一单元沟槽栅极和第二单元沟槽栅极。外周部分包括连接到第一单元沟槽栅极和第二单元沟槽栅极中的每个单元沟槽栅极的端部的外周沟槽栅极和相对于外周沟槽栅极而被布置在单元部分侧上并且在平面图中跨第一单元沟槽栅极和第二单元沟槽栅极延伸的第一外周柱状区域。

公开(公告)号：CN104603949B

公开(公告)日：2019-10-01

申请号：CN201480001967.X

申请日：2014-01-27

Applicant: 瑞萨电子株式会社

Inventor： 吉田浩介 ,  新田哲也 ,  酒井敦

IPC: H01L29/78 ,  H01L29/08 ,  H01L29/06

Abstract: 在半导体器件中，p+背栅区域(PBG)在主表面(S1)上配置在n+源极区域(SR)的第一及第二部分(P1，P2)之间，并且相对于n+源极区域(SR)配置在n+漏极区域(DR)侧。由此，能够得到导通耐压较高的半导体器件。

公开(公告)号：CN110098258A

公开(公告)日：2019-08-06

申请号：CN201910087496.3

申请日：2019-01-29

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏 ,  町田信夫 ,  新井耕一 ,  久田贤一 ,  山下泰典 ,  江口聪司 ,  宫本广信 ,  酒井敦 ,  永久克己

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。

公开(公告)号：CN117747617A

公开(公告)日：2024-03-22

申请号：CN202311053942.1

申请日：2023-08-21

Applicant: 瑞萨电子株式会社

Inventor： 西村智也 ,  酒井敦 ,  永久克己

IPC: H01L27/088 ,  H01L21/8234 ,  H01L29/40 ,  H01L29/423 ,  H01L29/788 ,  H01L21/336

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。在Y方向上延伸的第一沟槽形成在位于单元区域中的半导体衬底和位于外围区域中的半导体衬底中的每一者中。第二沟槽形成在外围区域中的半导体衬底中以在平面图中围绕单元区域。p型本体区域在每个区域中形成在半导体衬底中。多个p型浮置区域形成在外围区域中的半导体衬底中。场板电极形成在第一沟槽和第二沟槽中的每个沟槽的下部处。栅极电极形成在位于单元区域中的第一沟槽的上部处。浮置栅极电极形成在位于外围区域中的第一沟槽和第二沟槽中的每个沟槽的上部。

公开(公告)号：CN115966611A

公开(公告)日：2023-04-14

申请号：CN202211240861.8

申请日：2022-10-11

Applicant: 瑞萨电子株式会社

Inventor： 永久克己 ,  名渊雄太 ,  酒井敦 ,  下村彰宏 ,  德田悟

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 半导体器件包括多个单位单元。多个单位单元中的每个单位单元具有一对柱区、在X方向上被形成在该对柱区之间的一对沟槽、以及分别经由栅绝缘膜被形成在该对沟槽中的一对栅电极。在X方向上相邻的两个单位单元共享一对柱区中的一个柱区，并且被布置为关于所共享的柱区对称。这里，两个相邻单位单元中的沟槽中的与插入其间的一个柱区相邻的两个沟槽之间的距离不同于一个单位单元中的一对沟槽之间的距离。

公开(公告)号：CN110010687A

公开(公告)日：2019-07-12

申请号：CN201811654142.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。