-
公开(公告)号：CN116544221A
公开(公告)日：2023-08-04
申请号：CN202211677925.0
申请日：2022-12-26
Applicant: 瑞萨电子株式会社
IPC: H01L25/07 , H01L23/495 , H03K17/687
Abstract: 一种半导体装置包括：第一半导体芯片，其包括n型的第一MOSFET和第一寄生二极管；以及第二半导体芯片，其包括n型的第二MOSFET和第二寄生二极管。第一源极电极和第一栅极布线形成在第一半导体芯片的第一正面中，第一漏极电极形成在第一半导体芯片的第一背面中。第二源极电极和第二栅极布线形成在第二半导体芯片的第二正面中，第二漏极电极形成在第二半导体芯片的第二背面中。第一正面和第二正面彼此面对，使得第一源极电极和第二源极电极经由导电膏彼此接触。
-
公开(公告)号：CN118866958A
公开(公告)日：2024-10-29
申请号：CN202410358270.3
申请日：2024-03-27
Applicant: 瑞萨电子株式会社
Inventor： 柳川洋
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本公开的各实施例涉及半导体器件。半导体器件包括分别经由栅极绝缘膜(GI)形成在一对沟槽TR内部的一对栅极电极GE。一对列区PC在Y方向上彼此间隔开。一对沟槽TR在Y方向上彼此分开地设置，并且在Y方向上设置在一对列区PC之间，并且在X方向上延伸。一对沟槽TR在X方向上的端部通过在Y方向上延伸的连接部TRa彼此连接。连接部TRa与一对沟槽TR集成。一对列区PC沿一对沟槽TR在X方向上延伸，并且在X方向上朝向半导体衬底的外边缘延伸超出连接部TRa。
-
公开(公告)号：CN106057805B
公开(公告)日：2020-11-06
申请号：CN201610237034.1
申请日：2016-04-15
Applicant: 瑞萨电子株式会社
Inventor： 柳川洋
IPC: H01L27/088 , H01L29/06
Abstract: 本发明的各个实施例涉及半导体器件以及使用其的电路布置。提供了一种半导体器件和一种电路布置以便减小导通电阻。第一功率MOS晶体管和第二功率MOS晶体管形成在相同的半导体衬底上。形成在第一元件形成区域中的第一功率MOS晶体管具有不包括柱状体的无柱状体结构。形成在第二元件形成区域中的第二功率MOS晶体管具有包括柱状体的SJ结构。
-
公开(公告)号：CN109585557A
公开(公告)日：2019-04-05
申请号：CN201811062244.7
申请日：2018-09-12
Applicant: 瑞萨电子株式会社
Inventor： 柳川洋
IPC: H01L29/78 , H01L27/088 , H01L21/8234
Abstract: 本公开涉及一种半导体器件及其制造方法，其简化了制造工艺，同时减小了第一MOS晶体管区域和第二MOS晶体管区域之间的分离的宽度。第一MOS晶体管和第二MOS晶体管配置双向开关。第一MOS晶体管和第二MOS晶体管均具有垂直沟槽结构。第一杂质区域邻接在第一MOS晶体管区域外的第一MOS晶体管元件的第一栅极沟槽的侧壁上，并且电耦合至第一源极区域。
-
公开(公告)号：CN116545213A
公开(公告)日：2023-08-04
申请号：CN202310024285.1
申请日：2023-01-09
Applicant: 瑞萨电子株式会社
Abstract: 一种半导体器件包括第一半导体芯片和第二半导体芯片，第一半导体芯片具有n型第一MOSFET和第一寄生二极管，第二半导体芯片具有n型第二MOSFET和第二寄生二极管。第一源极电极和第一栅极布线形成在第一半导体芯片的第一前表面上，并且第一漏极电极形成在第一半导体芯片的第一后表面上。第二源极电极和第二栅极布线形成在第二半导体芯片的第二前表面上，并且第二漏极电极形成在第二半导体芯片的第二后表面上。第一后表面和第二后表面彼此面对，使得第一漏极电极和第二漏极电极经由导电带彼此接触。
-
Patent Agency Ranking
公开(公告)号：CN109390321A
公开(公告)日：2019-02-26
申请号：CN201810867285.7
申请日：2018-08-02
Applicant: 瑞萨电子株式会社
IPC: H01L23/538 , H01L21/768
Abstract: 本公开涉及半导体装置及其制造方法。一种半导体装置，包括半导体基板、栅极电极和第一接触插塞。半导体基板包括第一表面和第二表面。在半导体基板之上，形成源极区域、漏极区域、漂移区域和体区域。其中埋有栅极电极的第一沟槽在第一表面中形成。第一表面包括有效区域和外围区域。第一沟槽沿着第一方向从外围区域起在有效区域上延伸。栅极电极包括与夹在源极区域和漂移区域之间的体区域相对且与之绝缘的部分。在外围区域中，第一接触插塞电耦接到埋在第一沟槽中的栅极电极，使得当在平面图中观察时，第一接触插塞的较长边沿着第一方向。
-
公开(公告)号：CN118352236A
公开(公告)日：2024-07-16
申请号：CN202311681167.4
申请日：2023-12-08
Applicant: 瑞萨电子株式会社
IPC: H01L21/336 , H01L29/78 , H01L23/34
Abstract: 本公开涉及一种半导体器件、制造半导体器件的方法、以及半导体模块。根据本申请，可以提高半导体器件的可靠性。半导体器件具有第一区域和第二区域，第一区域中形成有MOSFET，第二区域中形成有温度传感器晶体管。本体区域被形成在第一区域的半导体衬底中，并且基极区域被形成在第二区域的半导体衬底中。源极区域被形成在本体区域中，并且发射极区域被形成在基极区域中。第一列区域被形成在位于本体区域下方的半导体衬底中，并且第二列区域被形成在位于基极区域下方的半导体衬底中。
-
公开(公告)号：CN109585557B
公开(公告)日：2024-07-12
申请号：CN201811062244.7
申请日：2018-09-12
Applicant: 瑞萨电子株式会社
Inventor： 柳川洋
IPC: H01L29/78 , H01L27/088 , H01L21/8234
Abstract: 本公开涉及一种半导体器件及其制造方法，其简化了制造工艺，同时减小了第一MOS晶体管区域和第二MOS晶体管区域之间的分离的宽度。第一MOS晶体管和第二MOS晶体管配置双向开关。第一MOS晶体管和第二MOS晶体管均具有垂直沟槽结构。第一杂质区域邻接在第一MOS晶体管区域外的第一MOS晶体管元件的第一栅极沟槽的侧壁上，并且电耦合至第一源极区域。
-
公开(公告)号：CN112151614A
公开(公告)日：2020-12-29
申请号：CN202010572172.1
申请日：2020-06-22
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L29/423
Abstract: 本申请涉及半导体器件。为了减小导通电阻同时抑制具有超级结结构的垂直MOSFET的特性变化的增加，垂直MOSFET包括具有n型漂移区的半导体衬底、在n型漂移区的表面上形成的p型基极区、以预定间隔布置在p型基极区下部的n型漂移区中的多个p型列区、底表面到达比p型基极区更深的位置并且布置在相邻p型列区之间的多个沟槽、在多个沟槽中形成的多个栅极电极、和在栅极电极的侧面上的p型基极区中形成的n型源极区。
-
公开(公告)号：CN106057805A
公开(公告)日：2016-10-26
申请号：CN201610237034.1
申请日：2016-04-15
Applicant: 瑞萨电子株式会社
Inventor： 柳川洋
IPC: H01L27/088 , H01L29/06
Abstract: 本发明的各个实施例涉及半导体器件以及使用其的电路布置。提供了一种半导体器件和一种电路布置以便减小导通电阻。第一功率MOS晶体管和第二功率MOS晶体管形成在相同的半导体衬底上。形成在第一元件形成区域中的第一功率MOS晶体管具有不包括柱状体的无柱状体结构。形成在第二元件形成区域中的第二功率MOS晶体管具有包括柱状体的SJ结构。
-
-
-
-
-
-
-
-
-
Search Results
12
records
(took 0.024 seconds)
