公开(公告)号：CN107180830B

公开(公告)日：2023-07-18

申请号：CN201710140718.4

申请日：2017-03-10

Applicant: 瑞萨电子株式会社

Inventor： 守屋太郎 ,  工藤弘仪 ,  打矢聪

IPC: H01L27/088

Abstract: 本发明提供一种受噪声影响较小而不使制造工艺更复杂并且不增加芯片面积的半导体装置。所述半导体装置包括：具有第一表面和第二表面的半导体衬底；在所述半导体衬底中位于所述第二表面侧的第一导电型漏区；位于衬底区的第一表面侧的第一导电型漂移区；位于所述漂移区的第一表面侧的第二导电型基区；位于所述半导体衬底的第一表面上的第一导电型源区，该源区将基区夹在该源区和所述漂移区之间；与所述基区相对并绝缘的栅电极；位于第一主表面上且与所述源区电连接的配线；以及，位于第一主表面上的第一导电膜，该第一导电膜与所述配线相对并绝缘，并且与所述衬底区电连接。

公开(公告)号：CN109148446B

公开(公告)日：2025-02-07

申请号：CN201810613343.3

申请日：2018-06-14

Applicant: 瑞萨电子株式会社

Inventor： 工藤弘仪 ,  德田悟 ,  打矢聪

IPC: H10D84/83 ,  H01L23/528 ,  H10D84/03 ,  H01L21/768

Abstract: 本发明提供半导体器件。一个实施方式的半导体器件具有：半导体衬底，其具有第一面、作为第一面的相反面的第二面；第一布线及第二布线，其配置在第一面之上；第一导电膜，其与第一布线电连接；和栅极电极。半导体衬底具有源极区域、漏极区域、漂移区域、体区域。漂移区域配置成在俯视时包围体区域。第一布线配置成在俯视时跨过漂移区域与体区域的边界，并且具有与漂移区域电连接的第一部分。第二布线与源极区域电连接。第一导电膜与第二布线绝缘且与该第二布线相对置。

公开(公告)号：CN107195679B

公开(公告)日：2021-11-02

申请号：CN201710077940.4

申请日：2017-02-14

Applicant: 瑞萨电子株式会社

Inventor： 工藤弘仪 ,  守屋太郎

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

Abstract: 本发明涉及半导体器件及其制造方法。具有栅电极的n沟道功率MOS晶体管形成在半导体衬底中定义的元件形成区中。p型保护环区形成在终端区中。多个p型柱区域从p型基极区的底部形成至另一更深位置。位于最外周的所述柱区域和所述p‑型保护环区彼此间隔开距离。电连接至所述栅电极的栅电极引出部形成在所述p‑型保护环区中。

公开(公告)号：CN109390321A

公开(公告)日：2019-02-26

申请号：CN201810867285.7

申请日：2018-08-02

Applicant: 瑞萨电子株式会社

Inventor： 守屋太郎 ,  工藤弘仪 ,  柳川洋

IPC: H01L23/538 ,  H01L21/768

Abstract: 本公开涉及半导体装置及其制造方法。一种半导体装置，包括半导体基板、栅极电极和第一接触插塞。半导体基板包括第一表面和第二表面。在半导体基板之上，形成源极区域、漏极区域、漂移区域和体区域。其中埋有栅极电极的第一沟槽在第一表面中形成。第一表面包括有效区域和外围区域。第一沟槽沿着第一方向从外围区域起在有效区域上延伸。栅极电极包括与夹在源极区域和漂移区域之间的体区域相对且与之绝缘的部分。在外围区域中，第一接触插塞电耦接到埋在第一沟槽中的栅极电极，使得当在平面图中观察时，第一接触插塞的较长边沿着第一方向。

公开(公告)号：CN113823627A

公开(公告)日：2021-12-21

申请号：CN202110580665.4

申请日：2021-05-26

Applicant: 瑞萨电子株式会社

Inventor： 工藤弘仪 ,  守屋太郎 ,  打矢聪

IPC: H01L27/02

Abstract: 本公开提供了一种半导体装置及其制造方法，该半导体装置具有经由绝缘膜形成在半导体基板上的用于二极管的硅膜，以及形成在硅膜的上层上的第一配线和第二配线。硅膜具有p型硅区域和多个n型硅区域，并且在平面图中多个n型硅区域中的每一个被p型硅区域包围。p型硅区域电连接到第一配线，并且多个n型硅区域电连接到第二配线。

公开(公告)号：CN107180830A

公开(公告)日：2017-09-19

申请号：CN201710140718.4

申请日：2017-03-10

Applicant: 瑞萨电子株式会社

Inventor： 守屋太郎 ,  工藤弘仪 ,  打矢聪

IPC: H01L27/088

CPC classification number: H01L29/7813 ,  H01L21/76897 ,  H01L23/4824 ,  H01L23/5283 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/1095 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/456 ,  H01L29/66734 ,  H01L29/7811 ,  H01L27/088

Abstract: 本发明提供一种受噪声影响较小而不使制造工艺更复杂并且不增加芯片面积的半导体装置。所述半导体装置包括：具有第一表面和第二表面的半导体衬底；在所述半导体衬底中位于所述第二表面侧的第一导电型漏区；位于衬底区的第一表面侧的第一导电型漂移区；位于所述漂移区的第一表面侧的第二导电型基区；位于所述半导体衬底的第一表面上的第一导电型源区，该源区将基区夹在该源区和所述漂移区之间；与所述基区相对并绝缘的栅电极；位于第一主表面上且与所述源区电连接的配线；以及，位于第一主表面上的第一导电膜，该第一导电膜与所述配线相对并绝缘，并且与所述衬底区电连接。

公开(公告)号：CN109148446A

公开(公告)日：2019-01-04

申请号：CN201810613343.3

申请日：2018-06-14

Applicant: 瑞萨电子株式会社

Inventor： 工藤弘仪 ,  德田悟 ,  打矢聪

IPC: H01L27/088 ,  H01L23/528 ,  H01L21/8234 ,  H01L21/768

Abstract: 本发明提供半导体器件。一个实施方式的半导体器件具有：半导体衬底，其具有第一面、作为第一面的相反面的第二面；第一布线及第二布线，其配置在第一面之上；第一导电膜，其与第一布线电连接；和栅极电极。半导体衬底具有源极区域、漏极区域、漂移区域、体区域。漂移区域配置成在俯视时包围体区域。第一布线配置成在俯视时跨过漂移区域与体区域的边界，并且具有与漂移区域电连接的第一部分。第二布线与源极区域电连接。第一导电膜与第二布线绝缘且与该第二布线相对置。

公开(公告)号：CN107195679A

公开(公告)日：2017-09-22

申请号：CN201710077940.4

申请日：2017-02-14

Applicant: 瑞萨电子株式会社

Inventor： 工藤弘仪 ,  守屋太郎

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/78 ,  H01L29/66477

Abstract: 本发明涉及半导体器件及其制造方法。具有栅电极的n沟道功率MOS晶体管形成在半导体衬底中定义的元件形成区中。p型保护环区形成在终端区中。多个p型柱区域从p型基极区的底部形成至另一更深位置。位于最外周的所述柱区域和所述p‑型保护环区彼此间隔开距离。电连接至所述栅电极的栅电极引出部形成在所述p‑型保护环区中。

公开(公告)号：CN208538858U

公开(公告)日：2019-02-22

申请号：CN201820923789.1

申请日：2018-06-14

Applicant: 瑞萨电子株式会社

Inventor： 工藤弘仪 ,  德田悟 ,  打矢聪

IPC: H01L27/088 ,  H01L23/528 ,  H01L21/8234 ,  H01L21/768

Abstract: 本实用新型提供半导体器件。一个实施方式的半导体器件具有：半导体衬底，其具有第一面、作为第一面的相反面的第二面；第一布线及第二布线，其配置在第一面之上；第一导电膜，其与第一布线电连接；和栅极电极。半导体衬底具有源极区域、漏极区域、漂移区域、体区域。漂移区域配置成在俯视时包围体区域。第一布线配置成在俯视时跨过漂移区域与体区域的边界，并且具有与漂移区域电连接的第一部分。第二布线与源极区域电连接。第一导电膜与第二布线绝缘且与该第二布线相对置。(ESM)同样的发明创造已同日申请发明专利