公开(公告)号：CN110098258A

公开(公告)日：2019-08-06

申请号：CN201910087496.3

申请日：2019-01-29

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏 ,  町田信夫 ,  新井耕一 ,  久田贤一 ,  山下泰典 ,  江口聪司 ,  宫本广信 ,  酒井敦 ,  永久克己

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。

公开(公告)号：CN107658334A

公开(公告)日：2018-02-02

申请号：CN201710536496.8

申请日：2017-06-26

Applicant: 瑞萨电子株式会社

Inventor： 宫本广信 ,  中山达峰 ,  壶井笃司 ,  冈本康宏 ,  川口宏

IPC: H01L29/06 ,  H01L29/778 ,  H01L21/335

CPC classification number: H01L29/1087 ,  H01L23/5226 ,  H01L23/5286 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/41758 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/452 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7787 ,  H01L29/7781 ,  H01L29/0684

Abstract: 本申请涉及半导体器件和制造半导体器件的方法。提高了半导体器件的性能。半导体器件被配置为包括：在衬底之上依次形成的电压钳位层、沟道下层、沟道层和阻挡层；在穿过阻挡层的同时延伸到沟道层中部的沟槽；布置在沟槽内的栅极电极，在栅极电极和沟槽之间具有栅极绝缘膜；形成在栅极电极的两侧上的阻挡层之上的源极电极和漏极电极；以及第四电极，电耦合到电压钳位层。第四电极与源极电极电隔离，并且施加到第四电极的电压与施加到源极电极的电压不同。因此，可以执行阈值控制。例如，可以增加MISFET的阈值。

公开(公告)号：CN103000681B

公开(公告)日：2017-04-12

申请号：CN201210342487.2

申请日：2012-09-14

Applicant: 瑞萨电子株式会社

Inventor： 井上隆 ,  中山达峰 ,  冈本康宏 ,  宫本广信

IPC: H01L29/772 ,  H01L29/06 ,  H01L21/335

Abstract: 本发明涉及一种半导体器件及其制造方法。在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处产生压缩应变，并且在势垒层和沟道层之间的界面处产生拉伸应变。因此，在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处的负电荷高于正电荷，而势垒层和沟道层之间的界面处的正电荷高于负电荷。沟道层具有第一层、第二层和第三层的堆叠层结构。第二层比第一层和第三层的电子亲和势高的电子亲和势。

公开(公告)号：CN103000681A

公开(公告)日：2013-03-27

申请号：CN201210342487.2

申请日：2012-09-14

Applicant: 瑞萨电子株式会社

Inventor： 井上隆 ,  中山达峰 ,  冈本康宏 ,  宫本广信

IPC: H01L29/772 ,  H01L29/06 ,  H01L21/335

Abstract: 本发明涉及一种半导体器件及其制造方法。在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处产生压缩应变，并且在势垒层和沟道层之间的界面处产生拉伸应变。因此，在帽层和势垒层之间的界面处以及沟道层和缓冲层之间的界面处的负电荷高于正电荷，而势垒层和沟道层之间的界面处的正电荷高于负电荷。沟道层具有第一层、第二层和第三层的堆叠层结构。第二层比第一层和第三层的电子亲和势高的电子亲和势。

公开(公告)号：CN117525150A

公开(公告)日：2024-02-06

申请号：CN202311759387.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN109148574B

公开(公告)日：2023-08-25

申请号：CN201810673213.9

申请日：2018-06-27

Applicant: 瑞萨电子株式会社

Inventor： 上田岳洋 ,  冈本康宏

IPC: H01L29/778 ,  H01L29/423 ,  H01L29/06 ,  H01L21/335

Abstract: 本公开涉及半导体装置和制造半导体装置的方法。半导体装置的特性得到改善。一种半导体装置，包括：缓冲层、沟道层和阻挡层的顺序堆叠，并且包括：包括形成在堆叠之上的第四氮化物半导体层的台面部分，以及形成在台面部分的两侧并包括第四氮化物半导体层的薄膜部分的侧部部分。2DEG的产生在台面部分下方被抑制，而在侧部部分下方未被抑制。这样，在台面部分的端部设置禁用2DEG抑制效应的侧部部分，由此从侧部部分的端部到栅极电极的距离增加，使得能够抑制由通过在栅极绝缘膜和台面部分之间形成的不需要的沟道的电流路径而导致的泄漏。

公开(公告)号：CN107275397B

公开(公告)日：2021-11-19

申请号：CN201710147483.1

申请日：2017-03-13

Applicant: 瑞萨电子株式会社

Inventor： 宫本广信 ,  冈本康宏 ,  川口宏 ,  中山达峰

IPC: H01L29/778 ,  H01L29/20 ,  H01L29/423 ,  H01L29/10 ,  H01L29/06

Abstract: 本发明提供一种半导体器件以及半导体器件的制造方法，提高半导体器件(高电子迁移率晶体管)的特性。将具有缓冲层、沟道层、电子供给层、台面型的覆盖层、源电极(SE)、漏电极(DE)、将覆盖层覆盖的栅极绝缘膜(GI)以及形成于该栅极绝缘膜之上的栅电极(GE)的半导体器件设为以下结构。覆盖层与栅电极(GE)通过栅极绝缘膜(GI)而分离，覆盖层的漏电极(DE)侧和源电极(SE)侧的侧面呈锥形状。例如，覆盖层(台面部)的侧面的锥形角(θ1)为120度以上。根据上述结构，起到TDDB寿命的提高效果，另外，起到导通电阻变动的抑制效果。

公开(公告)号：CN109390392A

公开(公告)日：2019-02-26

申请号：CN201810867296.5

申请日：2018-08-02

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏

IPC: H01L29/20 ,  H01L21/335 ,  H01L29/778

Abstract: 本公开涉及半导体装置的制造方法和半导体装置。在根据本发明的半导体装置的制造方法中，顺序地层叠包括第一氮化物半导体层的缓冲层、包括第二氮化物半导体层的沟道层和包括第三氮化物半导体层的阻挡层，并在其之上进一步层叠第四氮化物半导体层。然后，在第四氮化物半导体层的第一区域之上形成栅极绝缘膜和栅极电极的层叠体，并且在第四氮化物半导体层和层叠体之上形成氮化硅膜。通过以这种方式使栅极电极的两侧的第四氮化物半导体层与氮化硅膜接触，能够降低抑制2DEG的功能，并且在形成第四氮化物半导体层之后消除的2DEG可以被恢复。即使在去除氮化硅膜后，抑制2DEG的功能的降低也得以保持。

公开(公告)号：CN106920833A

公开(公告)日：2017-07-04

申请号：CN201611153469.4

申请日：2016-12-14

Applicant: 瑞萨电子株式会社

Inventor： 中山达峰 ,  宫本广信 ,  冈本康宏

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/78681 ,  H01L21/3006 ,  H01L29/155 ,  H01L29/2003 ,  H01L29/66522 ,  H01L29/78 ,  H01L29/7827 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/66446 ,  H01L29/66568 ,  H01L29/66666

Abstract: 本公开涉及半导体器件及其制造方法。其中MISFET形成为包括：共掺杂层，形成在衬底之上并且具有n型半导体区域和p型半导体区域；以及栅电极，经由栅极绝缘膜形成在共掺杂层之上。共掺杂层包含的p型杂质Mg的量大于n型杂质Si的量。因此，通过源于p型杂质(这里为Mg)的载体(空穴)来取消源于共掺杂层中的n型杂质(这里为Si)的载体(电子)，从而允许将共掺杂层用作p型半导体区域。通过将氢引入共掺杂层中的将要形成有n型半导体区域的区域来灭活Mg，从而使得该区域用作n型半导体区域。通过如此将氢引入到共掺杂层，可以在同一层中形成p型半导体区域和n型半导体区域。

公开(公告)号：CN105742360A

公开(公告)日：2016-07-06

申请号：CN201510993783.2

申请日：2015-12-25

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明涉及半导体器件及其制造方法。一种半导体器件，其包括：形成在衬底上方的沟道层和势垒层，以及经由栅极绝缘膜被布置在所述势垒层上的栅电极。为了提高所述半导体器件的特性，将半导体器件如下构造。将氮化硅膜提供在源电极和栅电极之间的势垒层上，且还提供在漏电极和栅电极GE之间的势垒层上。通过氮化硅膜降低势垒层的表面电势，由此使二维电子气形成。因此，通过仅在其中形成氮化硅膜的区域中选择性形成二维电子气，即使在没有采用沟槽栅结构时也能执行常关操作。