公开(公告)号：CN104603949B

公开(公告)日：2019-10-01

申请号：CN201480001967.X

申请日：2014-01-27

Applicant: 瑞萨电子株式会社

Inventor： 吉田浩介 ,  新田哲也 ,  酒井敦

IPC: H01L29/78 ,  H01L29/08 ,  H01L29/06

Abstract: 在半导体器件中，p+背栅区域(PBG)在主表面(S1)上配置在n+源极区域(SR)的第一及第二部分(P1，P2)之间，并且相对于n+源极区域(SR)配置在n+漏极区域(DR)侧。由此，能够得到导通耐压较高的半导体器件。

公开(公告)号：CN104810365B

公开(公告)日：2019-07-19

申请号：CN201510039267.6

申请日：2015-01-27

Applicant: 瑞萨电子株式会社

Inventor： 吉田浩介 ,  新田哲也

IPC: H01L29/10 ,  H01L29/06 ,  H01L29/78 ,  H01L27/092 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L27/0922 ,  H01L29/063 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/66734 ,  H01L29/7809

Abstract: 本发明涉及半导体装置及其制造方法。为了提供能够通过抑制双RESURF结构的尺寸变化而抑制击穿电压的降低的半导体装置及其制造方法。在半导体装置中，上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面的一侧接触。半导体衬底具有场氧化物，其在该一个主表面上被形成为到达上侧RESURF区域。半导体衬底包括第二导电类型体区，该第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近场氧化物。

公开(公告)号：CN101599491B

公开(公告)日：2013-03-20

申请号：CN200910146025.1

申请日：2009-06-05

Applicant: 瑞萨电子株式会社

Inventor： 高桥幸雄 ,  吉田浩介

IPC: H01L27/082 ,  H01L29/73 ,  H01L29/06 ,  H01L23/60

CPC classification number: H01L27/0259

Abstract: 本发明提供了ESD保护电路和半导体器件。静电放电保护电路具有双极晶体管，其包括：第一导电型的第一扩散层，该第一导电型的第一扩散层与第一电源相连接并且用作基极；第二导电型的第二扩散层，该第二导电型的第二扩散层与第二电源相连接并且用作集电极；以及第二导电型的第三扩散层，该第二导电型的第三扩散层与输入/输出焊盘相连接并且用作发射极。第三扩散层的与第一扩散层相对的第一区域的面积大于第二扩散层的与第一扩散层相对的第二区域的面积。

公开(公告)号：CN104810365A

公开(公告)日：2015-07-29

申请号：CN201510039267.6

申请日：2015-01-27

Applicant: 瑞萨电子株式会社

Inventor： 吉田浩介 ,  新田哲也

IPC: H01L27/04 ,  H01L21/77

CPC classification number: H01L29/7813 ,  H01L27/0922 ,  H01L29/063 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/66734 ,  H01L29/7809

Abstract: 本发明涉及半导体装置及其制造方法。为了提供能够通过抑制双RESURF结构的尺寸变化而抑制击穿电压的降低的半导体装置及其制造方法。在半导体装置中，上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面的一侧接触。半导体衬底具有场氧化物，其在该一个主表面上被形成为到达上侧RESURF区域。半导体衬底包括第二导电类型体区，该第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近场氧化物。

公开(公告)号：CN104603949A

公开(公告)日：2015-05-06

申请号：CN201480001967.X

申请日：2014-01-27

Applicant: 瑞萨电子株式会社

Inventor： 吉田浩介 ,  新田哲也 ,  酒井敦

IPC: H01L29/78 ,  H01L29/08 ,  H01L29/06

Abstract: 在半导体器件中，p+背栅区域(PBG)在主表面(S1)上配置在n+源极区域(SR)的第一及第二部分(P1，P2)之间，并且相对于n+源极区域(SR)配置在n+漏极区域(DR)侧。由此，能够得到导通耐压较高的半导体器件。

公开(公告)号：CN101546771B

公开(公告)日：2012-05-30

申请号：CN200910129844.5

申请日：2009-03-26

Applicant: 瑞萨电子株式会社

Inventor： 吉田浩介

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/36 ,  H01L21/82 ,  H01L21/336 ,  H01L21/22

CPC classification number: H01L29/7835 ,  H01L29/1087

Abstract: 本发明提供一种半导体器件及其制造方法。本发明旨在提供一种半导体器件，该半导体器件能够防止晶体管的特性偏离设计特性。本发明的半导体器件具有栅绝缘膜和栅电极，位于沟道形成区上方；两个第二导电型的高浓度杂质扩散层，其用作晶体管的源区和漏区；两个第二导电型的低浓度杂质扩散层，其具有低于第二导电型的高浓度杂质扩散层浓度的浓度，分别提供在第二导电型的高浓度杂质扩散层的周围，以便在深度方向和沟道长度方向上扩展第二导电型的高浓度杂质扩散层；以及第一导电型埋层，其具有高于半导体层浓度的浓度，位于第二导电型的低浓度杂质扩散层的下方，并且经由在器件隔离膜下方的区域，从沟道形成区下方的区域延伸向器件隔离膜的外围。