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公开(公告)号：CN117096181A
公开(公告)日：2023-11-21
申请号：CN202310374624.9
申请日：2023-04-10
Applicant: 瑞萨电子株式会社
IPC: H01L29/423 , H01L29/10 , H01L29/08 , H01L29/739 , H01L21/28 , H01L21/331
Abstract: 本公开的各实施例涉及半导体器件及其制造方法。一种半导体器件，包括n型半导体衬底、沟槽、经由栅极绝缘膜形成在该沟槽中的栅极电极、形成在该半导体衬底中的p型基极区域和形成在该基极区域中的n型发射极区域。在平面图中，该沟槽在Y方向上延伸。多个发射极区域中的相邻发射极区域被形成为沿着该Y方向彼此间隔开一段距离。该距离比该发射极区域中的每个发射极区域在Y方向上的宽度的1/5宽并且比该宽度窄。
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公开(公告)号：CN108735803A
公开(公告)日：2018-11-02
申请号：CN201810359713.5
申请日：2018-04-20
Applicant: 瑞萨电子株式会社
Inventor： 高桥幸雄
IPC: H01L29/41 , H01L21/331 , H01L29/739
Abstract: 本发明涉及一种半导体器件及其制造方法。提供一种半导体器件及其制造方法，以便即使驱动信号被输入到绝缘栅双极晶体管的栅极电极，也抑制第一二极管的正向电压的增加。IGBT具有p型本体区。第一二极管的阳极区具有与IGBT的p型本体区相同的杂质区。第二二极管的阳极区由发射极槽围绕，因此阳极区通过发射极槽与IGBT的p型本体区分离开。
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公开(公告)号：CN115732319A
公开(公告)日：2023-03-03
申请号：CN202210904815.7
申请日：2022-07-29
Applicant: 瑞萨电子株式会社
Inventor： 高桥幸雄
IPC: H01L21/304 , H01L21/78
Abstract: 本公开涉及半导体器件及其制造方法。在划线区的半导体衬底上经由绝缘膜形成第一导体图案。在第一导体图案上形成连接到第一导体图案的多个第二导体图案。在多个第二导体图案上形成连接到多个第二导体图案的第三导体图案。使用切割刀片在Y方向上切断划线区，使得划线区的一部分留在芯片区中。在X方向上，切割刀片的宽度比第一导体图案和第二导体图案的每个宽度窄。在切断划线区之后，第一导体图案的一部分、多个第二导体图案中的至少一个第二导体图案的全部或一部分、以及第三导体图案的一部分留在划线区中。
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公开(公告)号：CN101599491B
公开(公告)日：2013-03-20
申请号：CN200910146025.1
申请日：2009-06-05
Applicant: 瑞萨电子株式会社
IPC: H01L27/082 , H01L29/73 , H01L29/06 , H01L23/60
CPC classification number: H01L27/0259
Abstract: 本发明提供了ESD保护电路和半导体器件。静电放电保护电路具有双极晶体管，其包括：第一导电型的第一扩散层，该第一导电型的第一扩散层与第一电源相连接并且用作基极；第二导电型的第二扩散层，该第二导电型的第二扩散层与第二电源相连接并且用作集电极；以及第二导电型的第三扩散层，该第二导电型的第三扩散层与输入/输出焊盘相连接并且用作发射极。第三扩散层的与第一扩散层相对的第一区域的面积大于第二扩散层的与第一扩散层相对的第二区域的面积。
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公开(公告)号：CN108987394A
公开(公告)日：2018-12-11
申请号：CN201810532000.4
申请日：2018-05-29
Applicant: 瑞萨电子株式会社
IPC: H01L27/085
Abstract: 本发明涉及一种半导体器件，提高了半导体器件的可靠性。用于耦合位于半导体区的角部处的场板和场限制环的接触沟槽由相对于晶体取向 线性对称布置的第一直线部和第二直线部构成。第一直线部和第二直线部的相应的一端在晶体取向 处耦合，并且第一直线部和第二直线部被设置为在与晶体取向 和晶体取向 不同的方向上延伸。
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Patent Agency Ranking
公开(公告)号：CN107689360A
公开(公告)日：2018-02-13
申请号：CN201710673836.1
申请日：2017-08-02
Applicant: 瑞萨电子株式会社
IPC: H01L23/544 , H01L27/02 , H01L27/082 , H01L29/06 , H01L29/739
CPC classification number: H01L27/0825 , H01L27/088 , H01L29/0623 , H01L29/0696 , H01L29/1095 , H01L29/404 , H01L29/407 , H01L29/4236 , H01L29/4238 , H01L29/7397 , H01L27/0259 , H01L22/34 , H01L27/0296 , H01L27/0823 , H01L29/0684 , H01L29/7395
Abstract: 本发明涉及一种半导体器件。为了提高检测IGBT的电流检测性能，特别是在配备有主IGBT和用于主IGBT的电流检测的感测IGBT的半导体器件的低电压区中。在位于感测IGBT单元内的虚拟区围绕的有源区的最外周边的周边部分，n+型半导体区形成在与嵌入到半导体衬底的上表面的沟槽内并被施加栅极电压的沟槽栅极电极相邻的浮置状态的阱的上表面上。
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公开(公告)号：CN106486479A
公开(公告)日：2017-03-08
申请号：CN201610728317.6
申请日：2016-08-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/06 , H01L23/525 , H01L21/82
CPC classification number: H01L23/5258 , H01L22/22 , H01L23/5228 , H01L27/0255 , H01L27/11582 , H01L28/00 , H01L29/0619 , H01L29/402 , H01L29/66348 , H01L29/7397
Abstract: 本发明提供一种半导体器件，该半导体器件具有：设置在半导体衬底的主表面的凸状态的第一绝缘膜；形成在半导体衬底上并以包围凸状态的第一绝缘膜的周围的方式设置的、导电类型与半导体衬底的导电类型不同的第一扩散层；构成熔断元件的、以跨过凸状态的第一绝缘膜的方式形成的第一导电层；以及设置在第一导电层之上的第二绝缘膜。
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公开(公告)号：CN116266535A
公开(公告)日：2023-06-20
申请号：CN202211613840.6
申请日：2022-12-15
Applicant: 瑞萨电子株式会社
IPC: H01L21/331 , H01L29/739 , H01L29/06
Abstract: 本公开涉及一种半导体器件及其制造方法，栅电极经由栅极绝缘膜被形成在沟槽内部。在半导体衬底上形成的栅极绝缘膜被去除。绝缘膜被形成在半导体衬底上。p型基极区被形成在半导体衬底中。n型发射极区被形成在基极区中。对半导体衬底执行氢退火工艺。基极区与发射极区之间的边界位于比在沟槽的侧表面与栅极绝缘膜之间形成的绝缘膜深的位置。
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公开(公告)号：CN102683342B
公开(公告)日：2016-03-09
申请号：CN201210059673.5
申请日：2012-03-08
Applicant: 瑞萨电子株式会社
Inventor： 高桥幸雄
CPC classification number: H01L27/0802 , H01L27/0207 , H01L27/0288 , H01L28/20
Abstract: 一种半导体器件，包括：衬底，嵌入到衬底中并具有多个开口的绝缘膜，形成在衬底中并位于这些开口中的多个虚拟扩散层，在电阻元件形成区域中形成在绝缘膜上使得在平面图中不与虚拟扩散层重叠并且在第一方向上延伸的多个电阻元件，和在电阻元件形成区域中形成在绝缘膜和虚拟扩散层上且在第一方向上延伸的多个虚拟电阻元件；其中虚拟电阻元件中的每一个，在平面图中与衬底水平的平面上，与在与第一方向垂直的第二方向上对齐的至少两个虚拟扩散层重叠。
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公开(公告)号：CN102683342A
公开(公告)日：2012-09-19
申请号：CN201210059673.5
申请日：2012-03-08
Applicant: 瑞萨电子株式会社
Inventor： 高桥幸雄
CPC classification number: H01L27/0802 , H01L27/0207 , H01L27/0288 , H01L28/20
Abstract: 一种半导体器件，包括：衬底，嵌入到衬底中并具有多个开口的绝缘膜，形成在衬底中并位于这些开口中的多个虚拟扩散层，在电阻元件形成区域中形成在绝缘膜上使得在平面图中不与虚拟扩散层重叠并且在第一方向上延伸的多个电阻元件，和在电阻元件形成区域中形成在绝缘膜和虚拟扩散层上且在第一方向上延伸的多个虚拟电阻元件；其中虚拟电阻元件中的每一个，在平面图中与衬底水平的平面上，与在与第一方向垂直的第二方向上对齐的至少两个虚拟扩散层重叠。
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