公开(公告)号：CN109585565B

公开(公告)日：2023-08-08

申请号：CN201811096774.3

申请日：2018-09-20

Applicant: 瑞萨电子株式会社

Inventor： 吉田哲也

IPC: H01L29/786 ,  H01L29/49 ,  H01L21/336

Abstract: 本公开涉及半导体器件及其制造方法。提供具有改进的可靠性的半导体器件。半导体器件在其具有半导体衬底、绝缘层和半导体层的SOI衬底上具有有着绝缘膜和高介电常数膜的栅极绝缘膜。高介电常数膜具有比硅氧化物膜高的介电常数，并且包括第一金属和第二金属。在高介电常数膜中，第一金属的原子数与第一金属和第二金属的原子总数之比等于或大于75％且小于100％。

公开(公告)号：CN104733338A

公开(公告)日：2015-06-24

申请号：CN201410429657.X

申请日：2014-08-27

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  吉田哲也 ,  泽井宏悦

IPC: H01L21/66 ,  H01L27/11

Abstract: 一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。

公开(公告)号：CN117096181A

公开(公告)日：2023-11-21

申请号：CN202310374624.9

申请日：2023-04-10

Applicant: 瑞萨电子株式会社

Inventor： 大形公士 ,  吉田哲也 ,  高桥幸雄

IPC: H01L29/423 ,  H01L29/10 ,  H01L29/08 ,  H01L29/739 ,  H01L21/28 ,  H01L21/331

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。一种半导体器件，包括n型半导体衬底、沟槽、经由栅极绝缘膜形成在该沟槽中的栅极电极、形成在该半导体衬底中的p型基极区域和形成在该基极区域中的n型发射极区域。在平面图中，该沟槽在Y方向上延伸。多个发射极区域中的相邻发射极区域被形成为沿着该Y方向彼此间隔开一段距离。该距离比该发射极区域中的每个发射极区域在Y方向上的宽度的1/5宽并且比该宽度窄。

公开(公告)号：CN104733338B

公开(公告)日：2019-10-22

申请号：CN201410429657.X

申请日：2014-08-27

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  吉田哲也 ,  泽井宏悦

IPC: H01L21/66 ,  H01L27/11

Abstract: 一种半导体器件及其制造方法，在对TEG进行VC检查时，通过提高接触插塞的发光强度、使得接触插塞的导通不良的检测变容易，由此提高半导体器件的可靠性。在芯片区域(1A)的SOI衬底上形成SRAM的元件构造。并且在TEG区域(1B)，在从SOI层(S1)及BOX膜(BX)露出的半导体衬底(SB)上形成使接触插塞(CP2)连接于半导体衬底(SB)的SRAM的元件构造作为VC检查用的TEG。

公开(公告)号：CN116266535A

公开(公告)日：2023-06-20

申请号：CN202211613840.6

申请日：2022-12-15

Applicant: 瑞萨电子株式会社

Inventor： 林志超 ,  大形公士 ,  高桥幸雄 ,  今井朋弘 ,  吉田哲也

IPC: H01L21/331 ,  H01L29/739 ,  H01L29/06

Abstract: 本公开涉及一种半导体器件及其制造方法，栅电极经由栅极绝缘膜被形成在沟槽内部。在半导体衬底上形成的栅极绝缘膜被去除。绝缘膜被形成在半导体衬底上。p型基极区被形成在半导体衬底中。n型发射极区被形成在基极区中。对半导体衬底执行氢退火工艺。基极区与发射极区之间的边界位于比在沟槽的侧表面与栅极绝缘膜之间形成的绝缘膜深的位置。

公开(公告)号：CN111653622A

公开(公告)日：2020-09-11

申请号：CN202010556301.8

申请日：2015-11-12

Applicant: 瑞萨电子株式会社

Inventor： 青野英树 ,  吉田哲也 ,  小笠原诚 ,  冈本真一

IPC: H01L29/78 ,  H01L21/8238 ,  H01L21/8234 ,  H01L21/762 ,  H01L21/265 ,  H01L21/336

Abstract: 本发明涉及半导体器件及其制造方法。提供一种具有改进的可靠性的半导体器件。主要包括氧化硅的元件隔离区被掩埋形成在半导体衬底中的沟槽中。被元件隔离区环绕的有源区中的半导体衬底使MISFET的栅电极经由栅绝缘膜在其上。栅电极部分在元件隔离区上方延伸并且沟槽具有被氮化的内表面。在栅电极下方，氟被引入元件隔离区和MISFET的沟道区之间的边界附近。

公开(公告)号：CN109585565A

公开(公告)日：2019-04-05

申请号：CN201811096774.3

申请日：2018-09-20

Applicant: 瑞萨电子株式会社

Inventor： 吉田哲也

IPC: H01L29/786 ,  H01L29/49 ,  H01L21/336

Abstract: 本公开涉及半导体器件及其制造方法。提供具有改进的可靠性的半导体器件。半导体器件在其具有半导体衬底、绝缘层和半导体层的SOI衬底上具有有着绝缘膜和高介电常数膜的栅极绝缘膜。高介电常数膜具有比硅氧化物膜高的介电常数，并且包括第一金属和第二金属。在高介电常数膜中，第一金属的原子数与第一金属和第二金属的原子总数之比等于或大于75％且小于100％。

公开(公告)号：CN105609558A

公开(公告)日：2016-05-25

申请号：CN201510770751.6

申请日：2015-11-12

Applicant: 瑞萨电子株式会社

Inventor： 青野英树 ,  吉田哲也 ,  小笠原诚 ,  冈本真一

IPC: H01L29/78 ,  H01L21/762 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/336

Abstract: 本发明涉及半导体器件及其制造方法。提供一种具有改进的可靠性的半导体器件。主要包括氧化硅的元件隔离区被掩埋形成在半导体衬底中的沟槽中。被元件隔离区环绕的有源区中的半导体衬底使MISFET的栅电极经由栅绝缘膜在其上。栅电极部分在元件隔离区上方延伸并且沟槽具有被氮化的内表面。在栅电极下方，氟被引入元件隔离区和MISFET的沟道区之间的边界附近。

公开(公告)号：CN118553740A

公开(公告)日：2024-08-27

申请号：CN202311834316.6

申请日：2023-12-28

Applicant: 瑞萨电子株式会社

Inventor： 吉田哲也 ,  津田是文 ,  槙山秀树

IPC: H01L27/12 ,  H01L21/762

Abstract: 本公开的各实施例涉及半导体器件及其制作方法。一种低耐电压MISFET和一种高耐电压MISFET形成在SOI衬底上。低耐电压MISFET的接通操作和关断操作由第一栅极电位和背栅电位控制，第一栅极电位被提供到第一栅极电极，并且背栅电位被提供到第一阱区。高耐电压MISFET的接通操作和关断操作由第二栅极电位控制，第二栅极电位在第二阱区处于电浮置的状态下被提供到第二栅极电极。被提供到第二杂质区第二供电电位的绝对值比被提供到第一杂质区的第一供电电位的绝对值大。

公开(公告)号：CN111653622B

公开(公告)日：2024-03-22

申请号：CN202010556301.8

申请日：2015-11-12

Applicant: 瑞萨电子株式会社

Inventor： 青野英树 ,  吉田哲也 ,  小笠原诚 ,  冈本真一

IPC: H01L29/78 ,  H01L21/8238 ,  H01L21/8234 ,  H01L21/762 ,  H01L21/265 ,  H01L21/336

Abstract: 本发明涉及半导体器件及其制造方法。提供一种具有改进的可靠性的半导体器件。主要包括氧化硅的元件隔离区被掩埋形成在半导体衬底中的沟槽中。被元件隔离区环绕的有源区中的半导体衬底使MISFET的栅电极经由栅绝缘膜在其上。栅电极部分在元件隔离区上方延伸并且沟槽具有被氮化的内表面。在栅电极下方，氟被引入元件隔离区和MISFET的沟道区之间的边界附近。