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公开(公告)号：CN108933176A
公开(公告)日：2018-12-04
申请号：CN201810491562.9
申请日：2018-05-22
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/0646 , H01L21/823418 , H01L21/823493 , H01L21/823814 , H01L21/823892 , H01L27/0623 , H01L27/0922 , H01L29/0634 , H01L29/0653 , H01L29/0696 , H01L29/0847 , H01L29/086 , H01L29/0865 , H01L29/0878 , H01L29/0882 , H01L29/42364 , H01L29/66659 , H01L29/66681 , H01L29/7835 , H01L29/7816 , H01L29/0619
Abstract: 本公开涉及半导体器件及其制造方法。在平面图中，n型阱区的第一梳状部分和p-漂移区的第二梳状部分彼此啮合。因此，n型阱区和p-漂移区的pn结在平面图中具有之字形形状。由n型阱区和p-漂移区形成的pn结从主表面朝向隔离沟槽的底表面、沿着隔离沟槽的源极侧壁表面延伸。
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公开(公告)号：CN107424982A
公开(公告)日：2017-12-01
申请号：CN201710196972.6
申请日：2017-03-29
Applicant: 瑞萨电子株式会社
CPC classification number: H01L27/092 , H01L21/76224 , H01L21/764 , H01L21/823871 , H01L21/823878 , H01L21/823892 , H01L21/8249 , H01L23/528 , H01L27/0623 , H01L27/0922 , H01L29/0649 , H01L29/1087 , H01L29/1095 , H01L29/0638 , H01L21/743 , H01L23/585
Abstract: 一种半导体装置及其制造方法。在半导体装置(SD)形成有由元件分离绝缘膜(DTI1)规定的高耐压NMOS晶体管形成区域(HVNR)、由元件分离绝缘膜(DT2)规定的CMOS晶体管形成区域(CMR)、及基板接触部(CLD)。基板接触部(CLD)以从主表面侧到达比元件分离绝缘膜(DTI)的底部深的位置的方式形成在位于高耐压NMOS晶体管形成区域(HVNR)与元件分离绝缘膜(DT2)之间的半导体基板(SUB)的区域。基板接触部(CLD)从深度(D1)至深度(D2)与半导体基板(SUB)接触。
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公开(公告)号：CN104882481A
公开(公告)日：2015-09-02
申请号：CN201510088037.9
申请日：2015-02-26
Applicant: 瑞萨电子株式会社
Inventor： 藤井宏基
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/7825 , H01L29/0653 , H01L29/0696 , H01L29/1083 , H01L29/1095 , H01L29/407 , H01L29/4236 , H01L29/42376 , H01L29/66659 , H01L29/66704 , H01L29/7816 , H01L29/7835
Abstract: 本发明涉及一种半导体器件。该半导体器件具有嵌入半导体衬底中以升高源-漏击穿电压的LDMOS晶体管，带有防止因电场集中造成的元件特性波动使得半导体器件的可靠性提高的装置。在各LDMOS晶体管的分离绝缘膜的上表面上方形成沟槽，所述沟槽具有部分嵌入其中的栅电极。这个结构防止半导体衬底中的电场集中在分离绝缘膜的源侧边缘附近。
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公开(公告)号：CN108321203A
公开(公告)日：2018-07-24
申请号：CN201711381037.3
申请日：2017-12-20
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/762
Abstract: 本发明提供一种半导体器件及其制造方法。在填埋p+源极区域(SC)与p+漏极区域(DC)之间的隔离槽(TNC)的内部的隔离绝缘膜(SIS)的上表面形成有凹部(HL)。p-漂移区(DFT)位于隔离槽(TNC)的下侧且与p+漏极区域(DC)连接。门电极(GE)填埋凹部(HL)的内部。n型杂质区域(NH)位于p-漂移区(DFT)的下侧且凹部(HL)的正下方。
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Patent Agency Ranking
公开(公告)号：CN107424982B
公开(公告)日：2022-09-20
申请号：CN201710196972.6
申请日：2017-03-29
Applicant: 瑞萨电子株式会社
Abstract: 一种半导体装置及其制造方法。在半导体装置(SD)形成有由元件分离绝缘膜(DTI1)规定的高耐压NMOS晶体管形成区域(HVNR)、由元件分离绝缘膜(DT2)规定的CMOS晶体管形成区域(CMR)、及基板接触部(CLD)。基板接触部(CLD)以从主表面侧到达比元件分离绝缘膜(DTI)的底部深的位置的方式形成在位于高耐压NMOS晶体管形成区域(HVNR)与元件分离绝缘膜(DT2)之间的半导体基板(SUB)的区域。基板接触部(CLD)从深度(D1)至深度(D2)与半导体基板(SUB)接触。
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公开(公告)号：CN109427904A
公开(公告)日：2019-03-05
申请号：CN201810927289.X
申请日：2018-08-15
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及一种半导体装置和制造半导体装置的方法。本发明提供一种可以确保高击穿电压且可以应用简化的制造过程的半导体装置以及制造所述半导体装置的方法。n+掩埋区具有浮置电位。n型体区被定位在所述n+掩埋区的第一表面侧。p+源区被定位在所述第一表面中且与所述n型体区形成p-n结。p+漏区与所述p+源区间隔开地被定位在所述第一表面中。p型杂质区PIR被定位在所述n+掩埋区与所述n型体区之间，且使所述n+掩埋区和所述n型体区彼此隔离。
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公开(公告)号：CN108321203B
公开(公告)日：2023-06-30
申请号：CN201711381037.3
申请日：2017-12-20
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/762
Abstract: 本发明提供一种半导体器件及其制造方法。在填埋p+源极区域(SC)与p+漏极区域(DC)之间的隔离槽(TNC)的内部的隔离绝缘膜(SIS)的上表面形成有凹部(HL)。p‑漂移区(DFT)位于隔离槽(TNC)的下侧且与p+漏极区域(DC)连接。门电极(GE)填埋凹部(HL)的内部。n型杂质区域(NH)位于p‑漂移区(DFT)的下侧且凹部(HL)的正下方。
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公开(公告)号：CN109427904B
公开(公告)日：2023-04-07
申请号：CN201810927289.X
申请日：2018-08-15
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及一种半导体装置和制造半导体装置的方法。本发明提供一种可以确保高击穿电压且可以应用简化的制造过程的半导体装置以及制造所述半导体装置的方法。n+掩埋区具有浮置电位。n型体区被定位在所述n+掩埋区的第一表面侧。p+源区被定位在所述第一表面中且与所述n型体区形成p‑n结。p+漏区与所述p+源区间隔开地被定位在所述第一表面中。p型杂质区PIR被定位在所述n+掩埋区与所述n型体区之间，且使所述n+掩埋区和所述n型体区彼此隔离。
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公开(公告)号：CN101714556B
公开(公告)日：2011-12-28
申请号：CN200910204041.1
申请日：2009-09-30
Applicant: 瑞萨电子株式会社
Inventor： 藤井宏基
IPC: H01L27/088 , H01L29/78 , H01L29/06 , H01L29/36 , H01L21/82 , H01L21/336
CPC classification number: H01L29/1083 , H01L29/66659 , H01L29/7835
Abstract: 本发明提供一种半导体器件及其制造方法。提供一种包括场效应晶体管的半导体器件。该场效应晶体管包括在衬底的表面上方形成的p型低浓度区、在p型低浓度区的表面上方形成的n型漏极侧扩散区和n型源极侧扩散区、元件隔离绝缘层以及另一元件隔离绝缘层。当观看平面图时，具有比p型低浓度区的杂质浓度更高的杂质浓度的p型高浓度区被形成在至少从源极侧扩散区的与面对沟道区的另一端相反的一端到第二元件隔离绝缘层的面对沟道区的一端的范围上的p型低浓度区中的n型源极侧扩散区下方。
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