公开(公告)号：CN106067794A

公开(公告)日：2016-11-02

申请号：CN201610252147.9

申请日：2016-04-21

Applicant: 瑞萨电子株式会社

Inventor： 豊田久志 ,  山崎幸一 ,  新井耕一 ,  关达弘

IPC: H03K17/042 ,  H03K17/16 ,  H03K17/687 ,  H01L29/78 ,  H01L29/808

CPC classification number: H01L25/18 ,  H01L24/48 ,  H01L24/49 ,  H01L25/072 ,  H01L29/1095 ,  H01L2224/0603 ,  H01L2224/48137 ,  H01L2224/48225 ,  H01L2224/49113 ,  H01L2924/00014 ,  H01L2924/10253 ,  H01L2924/10272 ,  H01L2924/1203 ,  H01L2924/1207 ,  H01L2924/13062 ,  H01L2924/13091 ,  H02P27/06 ,  H03K17/102 ,  H03K17/6871 ,  H03K17/74 ,  H03K2017/6875 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099 ,  H03K17/04206 ,  H01L29/7827 ,  H01L29/808 ,  H03K17/161 ,  H03K17/687

Abstract: 一种半导体装置，提高半导体装置的性能。半导体装置具备具有栅电极(3g)、源电极(3s)以及漏电极(3d)的常开型的结型FET(3)和具有栅电极(4g)、源电极(4s)以及漏电极(4d)的常闭型的MOSFET(4)。结型FET(3)的源电极(3s)与MOSFET(4)的漏电极(4d)进行电连接，从而结型FET(3)与MOSFET(4)串联地连接。结型FET(3)的栅电极(3g)与MOSFET(4)的栅电极(4g)进行电连接。

公开(公告)号：CN106067794B

公开(公告)日：2021-04-20

申请号：CN201610252147.9

申请日：2016-04-21

Applicant: 瑞萨电子株式会社

Inventor： 豊田久志 ,  山崎幸一 ,  新井耕一 ,  关达弘

IPC: H03K17/042 ,  H03K17/16 ,  H03K17/687 ,  H01L29/78 ,  H01L29/808

Abstract: 一种半导体装置，提高半导体装置的性能。半导体装置具备具有栅电极(3g)、源电极(3s)以及漏电极(3d)的常开型的结型FET(3)和具有栅电极(4g)、源电极(4s)以及漏电极(4d)的常闭型的MOSFET(4)。结型FET(3)的源电极(3s)与MOSFET(4)的漏电极(4d)进行电连接，从而结型FET(3)与MOSFET(4)串联地连接。结型FET(3)的栅电极(3g)与MOSFET(4)的栅电极(4g)进行电连接。

公开(公告)号：CN105244371A

公开(公告)日：2016-01-13

申请号：CN201510381995.5

申请日：2015-07-02

Applicant: 瑞萨电子株式会社

Inventor： 贝沼隆浩 ,  五十岚崇 ,  稻川浩巳 ,  新井岳 ,  藤井裕二 ,  冈村孝宏 ,  豊田久志

IPC: H01L29/45 ,  H01L21/285

Abstract: 本发明涉及一种半导体器件，其降低SiC衬底和电极之间的接触电阻。当在从钛层侧至SiC衬底侧的方向上通过俄歇电子能谱(AES)溅射分析硅化物层时，对应于硅化物层的深度分布的溅射时间被定义为ts。在这种情况下，在从0.4ts至ts的溅射时间的范围内从钛层侧的硅化物层的深度分布包含其中由AES溅射确定的钛原子占由AES溅射确定的所有原子的5原子％或更多的区域。