公开(公告)号：CN107180752B

公开(公告)日：2023-06-02

申请号：CN201710088442.X

申请日：2017-02-17

Applicant: 松下知识产权经营株式会社

Inventor： 水野文二 ,  广岛满 ,  置田尚吾 ,  松原功幸 ,  针贝笃史

IPC: H01L21/3065 ,  H01L21/82 ,  H01L23/31

Abstract: 一种元件芯片及其制造方法，用保护膜被覆解理起点来提高元件芯片的抗弯强度。该制造方法包括：准备基板的工序；激光划片工序，对基板的分割区域照射激光而形成第1及第2损伤区域；各向异性蚀刻工序，将基板暴露于第1等离子体来除去第1损伤区域，并使第2损伤区域的一部分露出。还包括：保护膜沉积工序，使保护膜沉积在元件区域、分割区域和露出的第2损伤区域的一部分；保护膜蚀刻工序，将基板暴露于第2等离子体来除去沉积在分割区域的保护膜的一部分及沉积在元件区域的保护膜，并使覆盖第2损伤区域的一部分的保护膜残留。还包括等离子体切割工序，在用支承构件支承了第2主面的状态下将基板暴露于第3等离子体来将基板分割为元件芯片。

公开(公告)号：CN107452596B

公开(公告)日：2023-05-23

申请号：CN201710361407.0

申请日：2017-05-19

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  伊藤彰宏 ,  高野克巳 ,  广岛满

IPC: H01L21/02 ,  H01L21/3065 ,  H01L21/683 ,  H01L21/78

Abstract: 一种元件芯片的制造方法，不使生产性下降地抑制等离子体对凸块的劣化及损伤的同时对基板进行单片化。包括：准备工序，准备具备具有凸块的第一面及第二面且具备由分割区域划分的多个元件区域的基板；凸块埋入工序，在第一面粘合具有粘合层的保护带，至少将凸块的头顶部埋入到粘合层；薄化工序，在凸块埋入工序后，在第一面粘合了保护带的状态下磨削第二面；掩模形成工序，在薄化工序后，在第二面形成掩模；保持工序，使第一面与用框架支承的保持带对置，使保持带保持基板；载置工序，在掩模形成工序及保持工序后，将基板经由保持带载置在等离子体处理载置台；单片化工序，在载置工序后，对分割区域从第二面至第一面进行等离子体蚀刻。

公开(公告)号：CN107452597A

公开(公告)日：2017-12-08

申请号：CN201710366343.3

申请日：2017-05-22

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  伊藤彰宏 ,  高野克巳 ,  广岛满

IPC: H01L21/02

CPC classification number: H01L24/11 ,  B44C1/227 ,  H01L21/4853 ,  H01L21/67069 ,  H01L21/68742 ,  H01L23/49811 ,  H01L24/13 ,  H01L2224/11 ,  H05K13/0465 ,  H01L21/02002 ,  H01L21/02

Abstract: 一种元件芯片的制造方法，不使生产性下降地抑制凸块的由等离子体所引起的劣化及损伤的同时对基板进行单片化。包括：准备工序，准备具备具有露出的凸块的第1面及第2面且具备由分割区域划分的多个元件区域的基板；凸块埋入工序，将至少凸块的头顶部埋入到粘合层；掩模形成工序，在第2面形成掩模；保持工序，使第1面与由框架支承的保持带对置来使基板保持于保持带；载置工序，在掩模形成工序和保持工序之后，将基板经由保持带载置到设置在等离子体处理装置内的载置台；单片化工序，在载置工序之后，对分割区域从第2面到第1面进行等离子体蚀刻，从基板形成多个元件芯片；和凸块露出工序，在单片化工序之后，剥离粘合层，使凸块重新露出。

公开(公告)号：CN107204274A

公开(公告)日：2017-09-26

申请号：CN201710091541.3

申请日：2017-02-20

Applicant: 松下知识产权经营株式会社

Inventor： 置田尚吾 ,  针贝笃史 ,  伊藤彰宏

IPC: H01J37/32 ,  H01L21/78 ,  H01L21/3065 ,  H01L21/67

Abstract: 一种等离子体处理方法以及等离子体处理装置，在对保持在保持片的基板进行等离子体处理时，提高产品的成品率。等离子体处理方法包括：载置工序，将保持了基板的保持片载置在设置于等离子体处理装置的载置台；以及固定工序，将保持片固定在所述载置台。还包括：判定工序，在固定工序之后，判定所述保持片与所述载置台的接触状态是否良好；以及等离子体蚀刻工序，在判定工序中判定为接触状态良好的情况下，在载置台上使基板的表面暴露于等离子体，从而对所述基板进行蚀刻。

公开(公告)号：CN107180789A

公开(公告)日：2017-09-19

申请号：CN201710088441.5

申请日：2017-02-17

Applicant: 松下知识产权经营株式会社

Inventor： 水野文二 ,  广岛满 ,  置田尚吾 ,  松原功幸 ,  针贝笃史

IPC: H01L21/78 ,  H01L21/308

CPC classification number: H01L23/3192 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/3065 ,  H01L21/30655 ,  H01L21/3086 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/428 ,  H01L21/561 ,  H01L21/6836 ,  H01L21/78 ,  H01L23/3185 ,  H01L23/544 ,  H01L23/562 ,  H01L2221/68327 ,  H01L2221/68381 ,  H01L2223/5446 ,  H01L21/3083

Abstract: 一种元件芯片及其制造方法，用保护膜被覆会成为解理起点的半导体层来提高元件芯片的抗弯强度。该制造方法包括：激光划片工序，对基板的分割区域照射激光，在分割区域形成具备露出第1层的露出部的开口；保护膜沉积工序，使保护膜沉积在元件区域及分割区域。还包括保护膜蚀刻工序，使基板暴露于第1等离子体来各向异性地蚀刻保护膜，除去沉积在分割区域的保护膜的一部分及沉积在元件区域的保护膜，并使覆盖元件区域的端面的保护膜残留。还包括：各向同性蚀刻工序，使基板暴露于第2等离子体来各向同性地蚀刻分割区域；等离子体切割工序，在用支承构件支承了第2主面的状态下，将基板暴露于第3等离子体来将基板分割为具备元件区域的多个元件芯片。

公开(公告)号：CN107180746A

公开(公告)日：2017-09-19

申请号：CN201710082552.5

申请日：2017-02-15

Applicant: 松下知识产权经营株式会社

Inventor： 水野文二 ,  置田尚吾 ,  松原功幸 ,  针贝笃史 ,  广岛满

IPC: H01L21/02 ,  H01L21/56 ,  H01L23/00 ,  H01L23/28

CPC classification number: H01L21/78 ,  H01L21/311 ,  H01L21/56 ,  H01L21/561 ,  H01L23/3171 ,  H01L23/3185 ,  H01L29/30 ,  H01L21/02 ,  H01L23/28 ,  H01L23/562

Abstract: 一种元件芯片及其制造方法，用保护膜被覆解理的起点从而使元件芯片的抗弯强度提高。元件芯片的制造方法包括激光切割工序，在用支承构件进行了支承的状态下，对基板的分割区域照射激光，从而分割为具备元件区域的多个元件芯片，并且在元件芯片的端面形成损伤区域。而且包括：保护膜沉积工序，在激光切割工序之后，使保护膜沉积在第1主面以及元件芯片的端面；和保护膜蚀刻工序，在保护膜沉积工序之后，通过将元件芯片暴露于等离子体而各向异性地蚀刻保护膜，从而除去沉积在第1主面的保护膜，并且使覆盖损伤区域的保护膜残留。

公开(公告)号：CN106560916A

公开(公告)日：2017-04-12

申请号：CN201610867842.6

申请日：2016-09-29

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸 ,  广岛满 ,  奥根充弘

IPC: H01L21/78 ,  H01L21/3065

CPC classification number: H01L23/3185 ,  H01L21/0212 ,  H01L21/6835 ,  H01L21/78 ,  H01L23/293 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L21/3065 ,  H01L23/562

Abstract: 本发明提供一种元件芯片的制造方法以及元件芯片。在将具有多个元件区域的基板进行分割来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第1等离子体从而将基板分割为元件芯片(10)，在通过将这些元件芯片(10)暴露于以氟化碳和氦的混合气体的混合气体为原料气体的第2等离子体，从而形成覆盖侧面(10c)以及第2面(10b)的保护膜的保护膜形成工序中，设定保护膜形成条件使得第2面(10b)的第2保护膜(12b)的厚度(t2)大于侧面(10c)的第1保护膜(12c)的厚度(t1)。

公开(公告)号：CN103563053B

公开(公告)日：2016-03-09

申请号：CN201280024239.1

申请日：2012-05-18

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史

IPC: H01L21/301

CPC classification number: H01L21/78 ,  H01J37/321 ,  H01L21/0273 ,  H01L21/304 ,  H01L21/3065 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/6836 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2221/68386

Abstract: 提供一种芯片收获率、碎屑的减少及操作性优越的半导体芯片的制造方法。通过从表面(5a)照射等离子体进行蚀刻来除去分割区域(6)的绝缘膜(3)。然后，在粘贴BG胶带(25)前通过等离子体处理除去形成于表面(5a)上的抗蚀剂掩模(7)的粗糙。对背面(5b)进行研削而对半导体晶片(5)进行了薄厚处理后，剥离BG胶带(25)。通过从表面(5a)照射等离子体进行蚀刻而将半导体晶片(5)分割成各个半导体芯片(1)。

公开(公告)号：CN106560916B

公开(公告)日：2021-11-09

申请号：CN201610867842.6

申请日：2016-09-29

Applicant: 松下知识产权经营株式会社

Inventor： 针贝笃史 ,  置田尚吾 ,  松原功幸 ,  广岛满 ,  奥根充弘

IPC: H01L21/78 ,  H01L21/3065

Abstract: 本发明提供一种元件芯片的制造方法以及元件芯片。在将具有多个元件区域的基板进行分割来制造多个元件芯片的元件芯片的制造方法中使用的等离子体处理工序中，通过将基板暴露于第1等离子体从而将基板分割为元件芯片(10)，在通过将这些元件芯片(10)暴露于以氟化碳和氦的混合气体的混合气体为原料气体的第2等离子体，从而形成覆盖侧面(10c)以及第2面(10b)的保护膜的保护膜形成工序中，设定保护膜形成条件使得第2面(10b)的第2保护膜(12b)的厚度(t2)大于侧面(10c)的第1保护膜(12c)的厚度(t1)。

公开(公告)号：CN107180789B

公开(公告)日：2021-09-21

申请号：CN201710088441.5

申请日：2017-02-17

Applicant: 松下知识产权经营株式会社

Inventor： 水野文二 ,  广岛满 ,  置田尚吾 ,  松原功幸 ,  针贝笃史

IPC: H01L21/78 ,  H01L21/308

Abstract: 一种元件芯片及其制造方法，用保护膜被覆会成为解理起点的半导体层来提高元件芯片的抗弯强度。该制造方法包括：激光划片工序，对基板的分割区域照射激光，在分割区域形成具备露出第1层的露出部的开口；保护膜沉积工序，使保护膜沉积在元件区域及分割区域。还包括保护膜蚀刻工序，使基板暴露于第1等离子体来各向异性地蚀刻保护膜，除去沉积在分割区域的保护膜的一部分及沉积在元件区域的保护膜，并使覆盖元件区域的端面的保护膜残留。还包括：各向同性蚀刻工序，使基板暴露于第2等离子体来各向同性地蚀刻分割区域；等离子体切割工序，在用支承构件支承了第2主面的状态下，将基板暴露于第3等离子体来将基板分割为具备元件区域的多个元件芯片。