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公开(公告)号：CN119153470A
公开(公告)日：2024-12-17
申请号：CN202411152973.7
申请日：2024-08-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L29/78 , H01L29/423 , H01L29/417 , H01L21/77
Abstract: 半导体结构包括衬底以及延伸至半导体层中的第一外延源极/漏极部件。半导体结构包括位于第一外延源极/漏极部件之下的半导体层中的第一掺杂区域。第一掺杂区域包括第一浓度的掺杂剂。半导体结构包括延伸至半导体层中的第二外延源极/漏极部件。半导体结构包括位于第二外延源极/漏极部件之下的半导体层中的第二掺杂区域。第二掺杂区域包括小于第一浓度的第二浓度的掺杂剂。本申请的实施例还涉及制造半导体结构的方法。
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公开(公告)号：CN119069543A
公开(公告)日：2024-12-03
申请号：CN202411100866.X
申请日：2024-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/94 , H01L21/329 , H10N97/00
Abstract: 描述了电容器结构及其形成方法。在一些实施例中，结构包括第一阱区域、设置在第一阱区域上方的第一半导体层、设置在第一半导体层上的第二半导体层以及设置在第二半导体层上的介电层。介电层具有顶面、底面、朝向第二半导体层延伸的一个或多个突起以及顶面中的一个或多个开口。结构还包括设置在介电层上的栅极结构。
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公开(公告)号：CN113178448B
公开(公告)日：2024-02-27
申请号：CN202110336169.4
申请日：2021-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H10B10/00 , H01L29/423
Abstract: 本发明提供根据一些实施例的半导体结构。该半导体结构包括：半导体衬底，具有第一电路区域和第二电路区域；有源区域，从半导体衬底延伸并且由隔离部件围绕；第一晶体管，包括形成在有源区域上并且设置在第一电路区域中的第一栅极堆叠件，第一栅极堆叠件具有小于参考节距的第一栅极节距；以及第二晶体管，包括形成在有源区域上并且设置在第二电路区域中的第二栅极堆叠件，第二栅极堆叠件具有大于参考节距的第二节距。第二晶体管是高频晶体管，并且第一晶体管是逻辑晶体管。本发明的实施例还涉及半导体电路结构。
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公开(公告)号：CN113809013A
公开(公告)日：2021-12-17
申请号：CN202110380769.0
申请日：2021-04-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L27/146
Abstract: 本发明提供了半导体器件及其形成方法。根据本发明，半导体器件包含：具有第一区域及第二区域的衬底；沿衬底的第一区域及第二区域上方的方向延伸的多个鳍结构；第一区域中的第一晶体管及第二晶体管；设置在第一晶体管与第二晶体管之间的第一隔离结构；第二区域中的第三晶体管及第四晶体管；以及设置在第三晶体管与第四晶体管之间的第二隔离结构。该第一隔离结构包含沿该方向的第一宽度且该第二隔离结构包含沿该方向的第二宽度。该第二宽度大于该第一宽度。本申请的实施例还涉及模拟数字转换器。
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公开(公告)号：CN113571472A
公开(公告)日：2021-10-29
申请号：CN202110468292.1
申请日：2021-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明描述了一种用于跨衬底的输入/输出(I/O)和非I/O区形成具有基本共面顶面和不同深度的n型和p型外延源极/漏极结构的方法。在一些实施例中，该方法包括在衬底上形成鳍结构和平面部分。该方法还包括在鳍结构上形成第一栅极结构并在平面部分上形成第二栅极结构。该方法还包括在第一栅极结构之间蚀刻鳍结构以形成第一开口，并在第二栅极结构之间蚀刻平面部分以形成第二开口。此外，该方法包括在第一开口中形成第一外延结构并在第二开口中形成第二外延结构，其中，第一外延结构的顶面与第二外延结构的顶面基本共面，并且第一外延结构的底面与第二外延结构的底面不共面。本发明的实施例还公开了半导体结构及其形成方法。
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公开(公告)号：CN113130482A
公开(公告)日：2021-07-16
申请号：CN202110086559.0
申请日：2021-01-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 提供了半导体器件和方法。根据本发明的半导体器件包括第一区域中的第一晶体管和第二区域中的第二晶体管。该第一晶体管包括沿着第一方向纵向延伸的第一栅极结构，以及在该第一栅极结构的侧壁上方的第一栅极间隔件、第二栅极间隔件和第三栅极间隔件。该第二晶体管包括沿着第一方向纵向延伸的第二栅极结构，以及在该第二栅极结构的侧壁上方的第一栅极间隔件和第三栅极间隔件。第一栅极间隔件、第二栅极间隔件和第三栅极间隔件的组成不同，并且第三栅极间隔件直接位于第二区域中的第一栅极间隔件上。
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公开(公告)号：CN110875187A
公开(公告)日：2020-03-10
申请号：CN201910738873.5
申请日：2019-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本发明实施例涉及一种用于形成半导体结构的方法。所述方法包含以下操作。接收衬底。所述衬底包含鳍式结构、所述鳍式结构上的半导体层，及夹置于所述鳍式结构与所述半导体层之间的介电层。图案化所述半导体层以使牺牲栅极层形成于所述鳍式结构的部分上。使用HF溶液来执行第一清洁操作。使间隔物形成于所述牺牲栅极层的侧壁上。使凹槽形成于所述牺牲栅极层的两侧处的所述鳍式结构中。使用含HF等离子体来执行第二清洁操作。
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公开(公告)号：CN106560931A
公开(公告)日：2017-04-12
申请号：CN201610652891.8
申请日：2016-08-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7856 , H01L21/30604 , H01L21/3065 , H01L21/308 , H01L21/823456 , H01L27/0886 , H01L29/66545 , H01L29/66795 , H01L29/785 , H01L21/28 , H01L29/4232
Abstract: 本发明公开了半导体器件、FinFET器件及其形成方法。一种半导体器件包括衬底和位于衬底上方的栅极。此外，该栅极包括第一部分、位于第一部分上面的第二部分和位于第二部分上面的第三部分，并且第二部分的临界尺寸小于第一部分的临界尺寸和第三部分的临界尺寸的每个。
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公开(公告)号：CN105990405A
公开(公告)日：2016-10-05
申请号：CN201510569372.0
申请日：2015-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L21/28
Abstract: 本发明公开了半导体结构，包括第一层、金属层和第二层。第一层包括凹进表面。金属层位于凹进表面的部分之上。第二层位于金属层之上并且由凹进表面限定。第二层包括顶面、第一侧面和第二侧面。关于金属层的蚀刻剂的蚀刻速率大于关于第二层的蚀刻剂的蚀刻速率。第二层的中间的第二层的厚度小于第一侧面或第二侧面处的第二层的厚度。本发明公开了制造半导体结构的方法。
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公开(公告)号：CN102237382B
公开(公告)日：2013-05-29
申请号：CN201010529469.6
申请日：2010-10-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H04N5/374
CPC classification number: H01L27/1463 , H01L21/324 , H01L21/823878 , H01L22/34 , H01L27/14689 , H01L29/7842
Abstract: 本发明提供了有源像素单元结构及其制造方法，以利于降低有源像素单元内的暗态漏电流与白单元数量。在形成有源像素单元结构的工艺中基板上产生了应力，而此应力导致了有源像素单元内的暗态漏电流与白单元数量的增加。通过沉积具有反抵于上述产生的应力的一应力层以作为前金属介面层的一部分，可降低了上述的暗态漏电流与白单元数量。当有源像素单元内的晶体管为N型金属氧化物半导体晶体管时，可通过一拉伸应力层而增加了其载流子迁移率。在沉积上述应力层之前，可使用拉曼光谱以测量施加于基板上的应力。本发明可降低有源像素单元的暗态漏电流与白单元数量。
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