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公开(公告)号：CN108933175B
公开(公告)日：2023-03-03
申请号：CN201711268385.X
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , G06F30/392
Abstract: 一种半导体装置包括：主动区域，其排列在与第一方向平行的第一栅格中；及栅电极，其间隔排列在第二栅格中且覆盖对应的一主动区域，第二栅格与第二方向平行，第二方向与第一方向正交。第一缝隙散布在相邻的主动区域之间。于对应栅电极横跨对应主动区域及栅电极未功能地连接至对应主动区域的天桥交叉点，栅电极大体上未延伸超过对应主动区域且因此大体上未延伸至对应缝隙中。生成半导体装置布局的方法与生成半导体装置布局的非暂态计算机可读媒体亦在此揭露。
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公开(公告)号：CN108962888A
公开(公告)日：2018-12-07
申请号：CN201810468626.3
申请日：2018-05-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L29/423
Abstract: 一种半导体结构，包括：第一和第二主动区域，第一和第二主动区域设置于沿着一第一方向取向的一第一栅格中；以及多个栅极电极，栅极电极间隔布置于一第二栅格中，并位于对应的第一和第二主动区域上，第二栅格沿着一第二方向取向，第二方向实质上垂直于第一方向；其中：第一和第二主动区域相对于第二方向被一间隙所分开；各栅极电极包括一第一段和一栅极延伸；各栅极延伸相对于第二方向延伸超过对应的主动区域，并以高度HEXT进入间隙，其中HEXT≤(≈150nm)；以及各栅极延伸相对于由第一和第二方向所界定的一平面为实质上矩形。在一实施例中，高度HEXT为HEXT≤(≈100nm)。
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公开(公告)号：CN103035527B
公开(公告)日：2016-05-25
申请号：CN201210040862.8
申请日：2012-02-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/318 , H01L29/08
CPC classification number: H01L21/0217 , H01L21/02247 , H01L21/02252 , H01L21/823807 , H01L21/823814 , H01L29/0653 , H01L29/66628 , H01L29/66636
Abstract: 本发明公开了一种集成电路器件和用于制造该集成电路器件的方法。在一种实施例中，该方法包括：提供衬底；在衬底上方形成栅极结构；去除部分衬底以在衬底中形成第一凹槽和第二凹槽，以使栅极结构介于第一凹槽和第二凹槽之间；在衬底中形成氮钝化层，以使第一凹槽和第二凹槽被所述衬底的氮钝化表面限定；以及在第一凹槽和第二凹槽的氮钝化表面的上方形成掺杂的源极和漏极部件，该掺杂的源极和漏极部件填充第一凹槽和第二凹槽。本发明还提供了一种源极和漏极凹槽的氮钝化。
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公开(公告)号：CN103035527A
公开(公告)日：2013-04-10
申请号：CN201210040862.8
申请日：2012-02-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/318 , H01L29/08
CPC classification number: H01L21/0217 , H01L21/02247 , H01L21/02252 , H01L21/823807 , H01L21/823814 , H01L29/0653 , H01L29/66628 , H01L29/66636
Abstract: 本发明公开了一种集成电路器件和用于制造该集成电路器件的方法。在一种实施例中，该方法包括：提供衬底；在衬底上方形成栅极结构；去除部分衬底以在衬底中形成第一凹槽和第二凹槽，以使栅极结构介于第一凹槽和第二凹槽之间；在衬底中形成氮钝化层，以使第一凹槽和第二凹槽被所述衬底的氮钝化表面限定；以及在第一凹槽和第二凹槽的氮钝化表面的上方形成掺杂的源极和漏极部件，该掺杂的源极和漏极部件填充第一凹槽和第二凹槽。本发明还提供了一种源极和漏极凹槽的氮钝化。
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公开(公告)号：CN108933175A
公开(公告)日：2018-12-04
申请号：CN201711268385.X
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , G06F17/50
Abstract: 一种半导体装置包括：主动区域，其排列在与第一方向平行的第一栅格中；及栅电极，其间隔排列在第二栅格中且覆盖对应的一主动区域，第二栅格与第二方向平行，第二方向与第一方向正交。第一缝隙散布在相邻的主动区域之间。于对应栅电极横跨对应主动区域及栅电极未功能地连接至对应主动区域的天桥交叉点，栅电极大体上未延伸超过对应主动区域且因此大体上未延伸至对应缝隙中。
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Patent Agency Ranking
公开(公告)号：CN104916542B
公开(公告)日：2018-09-28
申请号：CN201410325343.5
申请日：2014-07-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 本发明提供了一种半导体器件及其形成方法。该半导体器件包括衬底，以及形成在衬底中的源极区和漏极区。该半导体器件还包括形成在源极区和漏极区之间的衬底的凹槽中的杂质扩散停止层，其中，杂质扩散停止层覆盖凹槽的底部和侧壁。该半导体器件还包括形成在杂质扩散停止层上方和凹槽中的沟道层，以及形成在沟道层上方的栅极堆叠件。杂质扩散停止层基本防止了衬底和源极区与漏极区中的杂质扩散到沟道层中。本发明还涉及半导体器件的结构及其制造方法。
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公开(公告)号：CN104916542A
公开(公告)日：2015-09-16
申请号：CN201410325343.5
申请日：2014-07-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
CPC classification number: H01L29/1054 , H01L29/4966 , H01L29/517 , H01L29/66492 , H01L29/665 , H01L29/66545 , H01L29/66636 , H01L29/66651 , H01L29/78 , H01L29/7833 , H01L29/7834
Abstract: 本发明提供了一种半导体器件及其形成方法。该半导体器件包括衬底，以及形成在衬底中的源极区和漏极区。该半导体器件还包括形成在源极区和漏极区之间的衬底的凹槽中的杂质扩散停止层，其中，杂质扩散停止层覆盖凹槽的底部和侧壁。该半导体器件还包括形成在杂质扩散停止层上方和凹槽中的沟道层，以及形成在沟道层上方的栅极堆叠件。杂质扩散停止层基本防止了衬底和源极区与漏极区中的杂质扩散到沟道层中。本发明还涉及半导体器件的结构及其制造方法。
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公开(公告)号：CN103094176A
公开(公告)日：2013-05-08
申请号：CN201210175273.0
申请日：2012-05-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5068 , H01L21/26586 , H01L29/6659
Abstract: 本发明提供了用于在掩模制备期间修改掺杂区域设计布局以调节器件性能的方法和系统。示例性方法包括：接收被设计为限定集成电路的集成电路设计布局，其中，集成电路设计布局包括掺杂部件布局；标识用于器件性能修改的集成电路的区域；以及在掩模制备工艺期间修改掺杂部件布局中对应于集成电路的标识区域的部分，从而提供修改的掺杂部件布局。
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公开(公告)号：CN103050549A
公开(公告)日：2013-04-17
申请号：CN201210196065.9
申请日：2012-06-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/92
CPC classification number: H01L23/5223 , H01L23/585 , H01L28/60 , H01L28/86 , H01L28/90 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开一种金属-氧化物-金属电容器，其包括第一电极、第二电极、多个第一指状物和多个第二指状物。每个第一指状物和与其相应的第二指状物互相平行并且通过低k电介质材料分隔开。采用保护环包围金属-氧化物-金属电容器以防止潮湿渗透进低k电介质材料。本发明还提供了一种金属-氧化物-金属电容器结构。
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公开(公告)号：CN1136617C
公开(公告)日：2004-01-28
申请号：CN98115216.3
申请日：1998-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L27/105 , H01L21/82 , H01L21/8239
Abstract: 一种高耦合率永久性存储器及其制造方法，其在场氧化层与隧穿氧化层的半导体基底上依序形成第一多晶硅层与第一介电层。第一多晶硅层的硅作为浮置栅，第二多晶硅层于该第一介电层上，并回蚀以在该第一介电层与该浮置栅侧壁有间隙壁。后去除第一介电层并形成具氧化硅/氮化硅/氧化硅的第二介电层于浮置栅与间隙壁周围，再制出第三多晶硅层于第二介电层上限定控置栅后注入离子形成源/漏极区。
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