公开(公告)号：CN1133213C

公开(公告)日：2003-12-31

申请号：CN98115051.9

申请日：1998-06-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张格荥

IPC: H01L27/105 ,  H01L21/82 ,  H01L21/8234

CPC classification number: H01L27/11521 ,  H01L29/0692 ,  H01L29/42324 ,  H01L29/7885

Abstract: 一种具有高耦合比的快闪存储单元，包括：一半导体基底；一栅极氧化层，位于该半导体基底之上，且该栅极氧化层包括一薄区域和一厚区域；一浮置栅，位于该薄区域之上；一控制栅，位于该厚区域之上；一漏极区，位于该薄区域之下，且位于该浮置栅之内的基底中；一源极区，位于该厚区域之下，且位于该控制栅之外的基底中；以及一绝缘介电层，位于该控制栅与该浮置栅之间。本发明还涉及该存储单元的单一多晶硅沉积制造方法。

公开(公告)号：CN1136617C

公开(公告)日：2004-01-28

申请号：CN98115216.3

申请日：1998-06-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张格荥 ,  王琳松

IPC: H01L27/115 ,  H01L27/105 ,  H01L21/82 ,  H01L21/8239

Abstract: 一种高耦合率永久性存储器及其制造方法，其在场氧化层与隧穿氧化层的半导体基底上依序形成第一多晶硅层与第一介电层。第一多晶硅层的硅作为浮置栅，第二多晶硅层于该第一介电层上，并回蚀以在该第一介电层与该浮置栅侧壁有间隙壁。后去除第一介电层并形成具氧化硅/氮化硅/氧化硅的第二介电层于浮置栅与间隙壁周围，再制出第三多晶硅层于第二介电层上限定控置栅后注入离子形成源/漏极区。

公开(公告)号：CN1099705C

公开(公告)日：2003-01-22

申请号：CN98115229.5

申请日：1998-06-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王琳松 ,  张格荥

IPC: H01L21/82 ,  H01L21/8246 ,  H01L21/8247

Abstract: 一种快闪存储单元的制造方法包括步骤：提供已设有至少一多层栅极结构的半导体基底，栅极结构包括第一导电层、介电层、第二导电层与氮化硅层；在栅极结构周围形成一第一间隙壁；在栅极结构与基底上形成多晶硅层；在多晶硅层的侧边周围形成第二间隙壁；以第二间隙壁为掩模进行离子注入，在基底中形成漏极区；去除第二间隙壁；限定掩模，进行离子注入，在基底中形成源极区；以及在基底与栅极结构上形成第三导电层。

公开(公告)号：CN1159758C

公开(公告)日：2004-07-28

申请号：CN98115220.1

申请日：1998-06-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杜友伦 ,  罗吉进 ,  张格荥

IPC: H01L21/768 ,  H01L21/82 ,  H01L21/8242 ,  H01L27/108

Abstract: 一种DRAM及金属连线的制造方法包括：提供包括单元区域和周边电路区的半导体基底，其上已形成有覆盖晶体管和导电层的第一绝缘层；在第一绝缘层中形成多个开口以暴露出源极/漏极区和导电层；在暴露源极/漏极区的开口处形成存储节点，在暴露出导电层的开口处形成第一导电插塞；在存储节点上形成介电层和上电极；在电容器和第一绝缘层上形成第二绝缘层；在第二绝缘层中形成第二导电插塞，且第一与第二导电插塞接触。

公开(公告)号：CN1133215C

公开(公告)日：2003-12-31

申请号：CN98115215.5

申请日：1998-06-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张格荥

IPC: H01L27/112 ,  H01L21/82 ,  H01L21/8246

Abstract: 一种只读存储器及其制造方法，依序形成隧穿氧化层、第一多晶硅层、底面氧化层与第一氮化硅层于半导体基底上，掩模限定使第一多晶硅层为浮置栅。再在基底形成掺杂区，并形成顶端氧化层及第二氮化硅层于第一氮化硅层上。后回蚀第二氮化硅层，使浮置栅侧壁形成氮化硅间隙壁。后使氧化掺杂区形成蚀刻阻挡层，在间隙壁形成氮氧化硅层并使顶端氧化层致密，形成第二多晶硅层并限定控制栅，再进行源/漏极区的掺杂并完成存储器制作。

公开(公告)号：CN1131559C

公开(公告)日：2003-12-17

申请号：CN98115228.7

申请日：1998-06-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张格荥 ,  饶国豪

IPC: H01L21/82 ,  H01L21/28 ,  H01L21/336

Abstract: 本发明快闪存储器分离栅极结构的制造方法，藉由内介电层的沉积与化学机械研磨法，平坦化原本高低不平的分离栅极表面，进而提高选择栅的沉积及蚀刻品质。本发明除可简化制作工艺外，还可以有效缩小存储单元尺寸，并同时兼顾分离栅极所具有的高可编程效能，具有高存储单元电流却可避免引起过度擦除相关的影响。

公开(公告)号：CN1129182C

公开(公告)日：2003-11-26

申请号：CN99100109.5

申请日：1999-01-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杜友伦 ,  许正源 ,  张格荥

IPC: H01L21/8242 ,  H01L21/31 ,  H01L27/108

Abstract: 一种降低随机存取存储器的周边接触窗高宽比的方法，包括下列步骤：a、形成多晶硅层、电容及一氮化物层于一半导体基板上；b、再沉积一多晶硅层；c、沉积一氧化物层于步骤(b)的多晶硅层上；d、显影一第一光刻胶层于氧化物层的预定位置；e、蚀刻未受光刻胶层保护部份；f、去除光刻胶层；g、显影一第二光刻胶层于氧化物层的预定位置；h、蚀刻未受光刻胶层保护部份；I、金属化经被蚀刻部份形成周边接触窗；J、形成一堆叠接触窗在上述接触窗上。

公开(公告)号：CN1103120C

公开(公告)日：2003-03-12

申请号：CN98115052.7

申请日：1998-06-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 罗吉进 ,  杜友伦 ,  张格荥

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: 一种形成浅沟槽隔离的方法包括：在基底上形成衬垫氧化层、介电层和原位掺杂多晶硅层；形成至少一沟槽；沿着沟槽的侧壁与原位掺杂多晶硅层表面，形成氧化物衬层；在氧化物衬层上与沟槽中，形成化学汽相淀积氧化物层；在此氧化物层上，实施氧化物研磨浆化学机械研磨，其在到达原位掺杂多晶硅层表面前停止；及在剩余的氧化物层与原位掺杂多晶硅层上，实施多晶硅研磨浆化学机械研磨，其停止于介电层的表面。