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公开(公告)号：CN113130482B
公开(公告)日：2025-01-17
申请号：CN202110086559.0
申请日：2021-01-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了半导体器件和方法。根据本发明的半导体器件包括第一区域中的第一晶体管和第二区域中的第二晶体管。该第一晶体管包括沿着第一方向纵向延伸的第一栅极结构，以及在该第一栅极结构的侧壁上方的第一栅极间隔件、第二栅极间隔件和第三栅极间隔件。该第二晶体管包括沿着第一方向纵向延伸的第二栅极结构，以及在该第二栅极结构的侧壁上方的第一栅极间隔件和第三栅极间隔件。第一栅极间隔件、第二栅极间隔件和第三栅极间隔件的组成不同，并且第三栅极间隔件直接位于第二区域中的第一栅极间隔件上。
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公开(公告)号：CN113809014A
公开(公告)日：2021-12-17
申请号：CN202110476823.1
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/146
Abstract: 提供了半导体器件及其形成方法。示例性方法包括提供工件，工件包括：位于该工件的第一区域中的第一伪栅极堆叠件和第二伪栅极堆叠件；位于该工件的第二区域中的第三伪栅极堆叠件和第四伪栅极堆叠件；位于第一伪栅极堆叠件、第二伪栅极堆叠件、第三伪栅极堆叠件和第四伪栅极堆叠件中的每一个的上方的硬掩模层。方法还包括：在工件上方沉积光刻胶(PR)层，以在第一区域上方形成第一PR层部分，并且在第二区域上方形成第二PR层部分；以及选择性地在第三伪栅极堆叠件上方形成穿过第二PR层部分的第一开口，并且在第四伪栅极堆叠件上方形成穿过第二PR层部分的第二开口。
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公开(公告)号：CN113571472B
公开(公告)日：2025-01-17
申请号：CN202110468292.1
申请日：2021-04-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明描述了一种用于跨衬底的输入/输出(I/O)和非I/O区形成具有基本共面顶面和不同深度的n型和p型外延源极/漏极结构的方法。在一些实施例中，该方法包括在衬底上形成鳍结构和平面部分。该方法还包括在鳍结构上形成第一栅极结构并在平面部分上形成第二栅极结构。该方法还包括在第一栅极结构之间蚀刻鳍结构以形成第一开口，并在第二栅极结构之间蚀刻平面部分以形成第二开口。此外，该方法包括在第一开口中形成第一外延结构并在第二开口中形成第二外延结构，其中，第一外延结构的顶面与第二外延结构的顶面基本共面，并且第一外延结构的底面与第二外延结构的底面不共面。本发明的实施例还公开了半导体结构及其形成方法。
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公开(公告)号：CN119208263A
公开(公告)日：2024-12-27
申请号：CN202411199406.7
申请日：2024-08-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种多层半导体封装组件、应力调节装置及其制造方法，应力调节装置包括半导体基板、形成在半导体基板的第一侧上方的第一绝缘层、形成在第一绝缘层上方的第二绝缘层、形成在半导体基板的第二侧上方的第三绝缘层、形成在第三绝缘层上方的第四绝缘层，以及形成在第四绝缘层上方的第五绝缘层，用于并入多堆叠封装组件中，以减少封装组件内主动元件上的应力、应变和/或翘曲。
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公开(公告)号：CN114823747A
公开(公告)日：2022-07-29
申请号：CN202110412889.4
申请日：2021-04-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本公开的各种实施例针对一种FinFETMOS电容器。在一些实施例中，FinFETMOS电容器包括衬底和从衬底的上表面向上延伸的电容器鳍结构。电容器鳍结构包括通过伪沟道区域分开的成对的伪源极/漏极区域和跨在电容器鳍结构上的电容器栅极结构。电容器栅极结构通过电容器栅极电介质与电容器鳍结构分开。本申请的实施例提供了集成电路(IC)、FinFETMOS电容器及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN114823534A
公开(公告)日：2022-07-29
申请号：CN202210060282.9
申请日：2022-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 在实施例中，半导体器件包括：衬底上的隔离区域；从隔离区域的相邻部分之间突出的鳍结构，鳍结构包括多个鳍和台面，鳍结构的沟道区域具有位于鳍中的第一部分以及位于台面中的第二部分，鳍以及台面是连续半导体材料，台面具有比鳍更大的宽度；以及鳍结构上的第一栅极结构，第一栅极结构沿着鳍中的沟道区域的第一部分延伸并沿着台面中的沟道区域的第二部分延伸。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN113130481B
公开(公告)日：2025-04-01
申请号：CN202011460737.3
申请日：2020-12-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了半导体装置及其制造方法。在一实施方式中，半导体装置包括：一基板其包括一核心装置区域和一输入/输出装置(I/O)装置区域；在核心装置中的多个核心装置，多个核心装置中的各者包括沿着第一方向延伸的第一主动区域；以及在输入/输出装置区域中的多个第一输入/输出装置(I/O)晶体管，多个第一输入/输出装置(I/O)晶体管中的各者包括沿着第一方向延伸的第二主动区域。第一主动区域包括第一宽度其沿着垂直于第一方向的第二方向，并且第二主动区域包括第二宽度其沿着第二方向。第二宽度大于第一宽度。
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公开(公告)号：CN119029011A
公开(公告)日：2024-11-26
申请号：CN202411058502.X
申请日：2024-08-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 在蚀刻下面的鳍结构以形成源极/漏极凹槽之前，在半导体器件的伪栅极结构的侧壁间隔件上形成侧壁保护层。侧壁保护层能够精确控制源极/漏极凹槽的轮廓，从而最小化或防止蚀刻至源极/漏极凹槽附近的残留伪栅极材料中。在形成源极/漏极凹槽之后，可以在半导体器件中去除或保留侧壁保护层。在用金属栅极结构替换伪栅极结构之后，侧壁保护层减小了半导体器件的源极/漏极区域接触半导体器件的金属栅极结构的可能性。因此，侧壁保护层减小了源极/漏极区域和金属栅极结构之间电短路的可能性。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113809014B
公开(公告)日：2024-09-17
申请号：CN202110476823.1
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/146
Abstract: 提供了半导体器件及其形成方法。示例性方法包括提供工件，工件包括：位于该工件的第一区域中的第一伪栅极堆叠件和第二伪栅极堆叠件；位于该工件的第二区域中的第三伪栅极堆叠件和第四伪栅极堆叠件；位于第一伪栅极堆叠件、第二伪栅极堆叠件、第三伪栅极堆叠件和第四伪栅极堆叠件中的每一个的上方的硬掩模层。方法还包括：在工件上方沉积光刻胶(PR)层，以在第一区域上方形成第一PR层部分，并且在第二区域上方形成第二PR层部分；以及选择性地在第三伪栅极堆叠件上方形成穿过第二PR层部分的第一开口，并且在第四伪栅极堆叠件上方形成穿过第二PR层部分的第二开口。
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公开(公告)号：CN113809013A
公开(公告)日：2021-12-17
申请号：CN202110380769.0
申请日：2021-04-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L27/146
Abstract: 本发明提供了半导体器件及其形成方法。根据本发明，半导体器件包含：具有第一区域及第二区域的衬底；沿衬底的第一区域及第二区域上方的方向延伸的多个鳍结构；第一区域中的第一晶体管及第二晶体管；设置在第一晶体管与第二晶体管之间的第一隔离结构；第二区域中的第三晶体管及第四晶体管；以及设置在第三晶体管与第四晶体管之间的第二隔离结构。该第一隔离结构包含沿该方向的第一宽度且该第二隔离结构包含沿该方向的第二宽度。该第二宽度大于该第一宽度。本申请的实施例还涉及模拟数字转换器。
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