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公开(公告)号：CN118574422A
公开(公告)日：2024-08-30
申请号：CN202410497512.7
申请日：2024-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 一些实施例是有关于一种形成集成电路芯片的方法，包括：在衬底上方形成第一导线层级；在第一导线层级上方沉积刻蚀停止层；对刻蚀停止层进行刻蚀，以在第一导线层级上方形成开口；在刻蚀停止层上方沉积阻障层，其中阻障层延伸进入开口；在阻障层上方与开口中沉积第一导体层；平坦化第一导体层，以使第一导体层的顶面被平坦化，其中平坦化停止于暴露出阻障层之前；在第一导体层上方沉积资料储存层与第二导体层；以及图案化阻障层、第一导体层、资料储存层与第二导体层，以在开口处形成内存胞元。
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公开(公告)号：CN112310084A
公开(公告)日：2021-02-02
申请号：CN202010757982.4
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11504 , H01L27/11507
Abstract: 在一些实施例中，涉及集成芯片及其形成方法。该集成芯片包括设置在衬底上方的下部介电结构内的多个下部互连层。下部绝缘结构位于下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁。底部电极沿着下部绝缘结构的侧壁和上表面布置。下部绝缘结构的上表面延伸超过底部电极的最外侧壁。数据存储结构设置在底部电极上，并且配置为存储数据状态。顶部电极设置在数据存储结构上。底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽。水平延伸表面位于下部绝缘结构的上表面下方。
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公开(公告)号：CN108183107B
公开(公告)日：2020-12-29
申请号：CN201711218990.6
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11592
Abstract: 本发明的实施例提供了一种半导体器件，包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET具有形成在栅极介电层上的栅电极层，以及栅极介电层包括第二绝缘层和第二FE材料层。本发明的实施例还提供了形成该半导体器件的方法。
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公开(公告)号：CN104517639B
公开(公告)日：2017-10-27
申请号：CN201310744314.8
申请日：2013-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/56
CPC classification number: G11C13/003 , G11C13/0002 , G11C13/0059 , G11C13/0069 , G11C13/0097 , G11C2013/0071 , G11C2213/79
Abstract: 本发明提供了存储器单元的击穿保护。本发明公开了一种包括下列操作的方法。在复位操作期间，将第一电压施加至一行存储器单元中的每个存储器单元的存取晶体管的栅极，其中，存取晶体管的第一源极/漏极电连接至同一存储器单元中的阻变式随机存取存储器（RRAM）器件的第一电极。当将第一电压施加至存取晶体管的栅极时，将抑制电压施加至多个未选择的存储器单元中的每个存储器单元的RRAM器件的第二电极或存取晶体管的第二源极/漏极。
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公开(公告)号：CN107039346A
公开(公告)日：2017-08-11
申请号：CN201610912647.0
申请日：2016-10-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/822 , H01L27/24
Abstract: 本发明的实施例涉及一种包括由PMOS晶体管驱动的RRAM单元的集成芯片和相关的形成方法。在一些实施例中，集成芯片具有布置在半导体衬底内的PMOS晶体管。电阻式RRAM单元，布置在覆盖半导体衬底的层间介电(ILD)层内。RRAM单元具有第一导电电极，第一导电电极通过具有可变电阻的介电数据存储层与第二导电电极分隔开。第一导电电极通过一个或多个金属互连层连接到PMOS晶体管的漏极端。使用PMOS晶体管驱动RRAM单元，允许减少体效应的影响，因此，允许在低功耗和短时间下执行复位操作。
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Patent Agency Ranking
公开(公告)号：CN105977376A
公开(公告)日：2016-09-28
申请号：CN201510831564.4
申请日：2015-11-25
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L43/08 , G11C11/16 , H01L27/228 , H01L43/12
Abstract: 本发明提供一种形成包括垂直MTJ(磁性隧道结)的磁阻式随机存取存储器(MRAM)器件的方法。该方法包括在底部电极层上方形成磁性隧道结(MTJ)。顶部电极层形成在MTJ的上表面的上方，并且硬掩模形成在顶部电极层的上表面的上方。执行第一蚀刻穿过未被硬掩模掩蔽的顶部电极层和MTJ的未被硬掩模掩蔽的区域，以形成顶部电极和蚀刻的MTJ。形成侧壁间隔件，侧壁间隔件从硬掩模或顶部电极的上表面、沿着顶部电极和蚀刻的MTJ的侧壁延伸，到达底部电极的上表面之下的位置处或与底部电极的上表面大致齐平的位置处。还提供生成的MRAM器件结构。本发明提供了用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结。
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公开(公告)号：CN111863820B
公开(公告)日：2024-12-13
申请号：CN202010332129.8
申请日：2020-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 在一些实施例中，本揭示实施例是关于一种集成晶片及形成集成晶片的方法，此集成晶片包括布置在基板上方的一或多个堆叠的层间介电层内的一或多个下部互连层。底部电极设置在一或多个互连层上方，并且顶部电极设置在底部电极上方。铁电层设置在底部电极的第一表面与顶部电极的第二表面之间并且接触此第一表面及此第二表面。铁电层包括沿着垂直于第二方向的第一方向延伸越过顶部电极及底部电极的外表面的突起，此第二方向与第一表面正交。突起被限定在沿着第一及第二表面延伸的线之间。
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公开(公告)号：CN117098400A
公开(公告)日：2023-11-21
申请号：CN202310813434.2
申请日：2023-07-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开的各种实施例针对包括阻挡层的存储器单元，该阻挡层被配置为阻挡金属从存储器单元的电极向存储器单元的铁电层的扩散。更具体地，阻挡层和铁电层位于存储器单元的顶部电极和存储器单元的底部电极之间，两者都包括金属。此外，阻挡层位于铁电层和电极之间，该电极对应于顶部电极和底部电极中的一个。在一些实施例中，顶部电极和底部电极中的一个的金属在顶部电极和底部电极的金属中具有最低电负性，因此是最具反应性的，并且可能在顶部电极的金属和底部电极的金属之间扩散。本申请的实施例还涉及集成电路芯片及其形成方法。
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公开(公告)号：CN115700914A
公开(公告)日：2023-02-07
申请号：CN202210144011.1
申请日：2022-02-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H10B53/00 , H10B53/30
Abstract: 一些实施例涉及铁电随机存取存储器(FeRAM)器件。该FeRAM器件包括：底部电极结构和位于底部电极结构上面的顶部电极。顶部电极具有在顶部电极的最外侧壁之间测量的第一宽度。铁电结构将底部电极结构与顶部电极分隔开。铁电结构具有在铁电结构的最外侧壁之间测量的第二宽度。第二宽度大于第一宽度，使得铁电结构包括反映第一宽度和第二宽度之间的差的凸缘。介电侧壁间隔件结构设置在凸缘上，并且覆盖顶部电极的最外侧壁。本发明的实施例还涉及存储器器件及其形成方法。本发明的实施例还涉及一种集成电路。
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