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公开(公告)号：CN113131903A
公开(公告)日：2021-07-16
申请号：CN202011607324.3
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K3/037
Abstract: 一种包括多位触发器的电路，包括：多位触发器；连接到多位触发器的集成时钟门控电路；以及连接到集成时钟门控电路和多位触发器的控制电路。控制电路将对应于输入数据的多位触发器的输出数据与输入数据进行比较。控制电路基于将对应于输入数据的多位触发器的输出数据与多位触发器的输入数据进行比较来生成使能信号。控制电路将使能信号提供给集成时钟门控电路，其中，集成时钟门控电路基于使能信号向多位触发器提供时钟信号，从而使多位触发器触发。本发明的实施例还涉及操作多位触发器的方法。
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公开(公告)号：CN106209026B
公开(公告)日：2019-03-22
申请号：CN201510352984.4
申请日：2015-06-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K3/012
Abstract: 一种触发器电路，包括第一锁存器、第二锁存器和触发级。第一锁存器被配置为基于第一锁存器输入信号和时钟信号设置第一锁存器输出信号。第二锁存器被配置为基于第二锁存器输入信号和时钟信号设置第二锁存器输出信号。触发级被配置为基于第一锁存器输出信号生成第二锁存器输入信号。触发级被配置为基于第一锁存器输出信号和第二锁存器输出信号使第二锁存器输入信号具有不同的电压摆幅。
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公开(公告)号：CN104702263B
公开(公告)日：2017-10-27
申请号：CN201410507544.7
申请日：2014-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/00
CPC classification number: H03K19/0016 , H03K3/033 , H03K19/0013
Abstract: 本发明提供了一种电路，包括：时钟触发块和逻辑电路。逻辑电路配置为基于逻辑电路接收的使能信号的逻辑电平而将信号输出至时钟触发块。时钟触发块配置为响应于时钟触发块接收的时钟信号和从逻辑电路接收的信号而输出输出信号。本发明还涉及低功率内部时钟门控单元和方法。
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公开(公告)号：CN104702263A
公开(公告)日：2015-06-10
申请号：CN201410507544.7
申请日：2014-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/00
CPC classification number: H03K19/0016 , H03K3/033 , H03K19/0013
Abstract: 本发明提供了一种电路，包括：时钟触发块和逻辑电路。逻辑电路配置为基于逻辑电路接收的使能信号的逻辑电平而将信号输出至时钟触发块。时钟触发块配置为响应于时钟触发块接收的时钟信号和从逻辑电路接收的信号而输出输出信号。本发明还涉及低功率内部时钟门控单元和方法。
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公开(公告)号：CN102799211B
公开(公告)日：2015-04-08
申请号：CN201110317859.1
申请日：2011-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F1/04
CPC classification number: G06F1/3287 , G06F1/3237 , Y02D10/128 , Y02D10/171
Abstract: 内部时钟门控装置包括：静态逻辑模块和多米诺逻辑模块。将静态逻辑模块配置为接收时钟信号和时钟使能信号。将多米诺逻辑模块配置为从静态逻辑模块的输出接收时钟信号和控制信号。状态逻辑模块和多米诺逻辑模块进一步被配置为，使得当时钟使能信号具有逻辑高状态时，多米诺逻辑模块的输出生成相位与时钟信号类似的信号。另一方面，当时钟使能信号具有逻辑低状态时，多米诺逻辑模块的输出生成逻辑低信号。此外，静态逻辑模块和多米诺逻辑模块可以分别减少内部时钟门控装置的设置时间和延迟时间。
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Patent Agency Ranking
公开(公告)号：CN111199129B
公开(公告)日：2024-08-06
申请号：CN201911031403.1
申请日：2019-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种修改集成电路布局的方法，其特征在于，包括以下操作：识别电路布局的反转信号网；决定到反转信号网的传导线何时具有寄生电容；及决定如何调整集成电路布局以减小到反转信号网的传导线的寄生电容。此方法进一步包括以下操作：决定是否移动集成电路布局中的传导线的一者的操作；及决定是否在具有寄生电容的反转信号网的传导线之间插入隔离结构。一种用于修改集成电路布局的元件及一种具有用于修改集成电路的多个指令的计算机可读媒体亦在此揭露。
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公开(公告)号：CN108959696B
公开(公告)日：2022-10-11
申请号：CN201810477545.X
申请日：2018-05-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/32
Abstract: 本发明的实施例提供了扩展包括库的标准单元组的方法、系统和计算机可读介质。一种方法(扩展包括库的标准单元组的方法，该库被存储在非暂时性计算机可读介质上)包括：在基本标准单元的循环特设组中选择一个组从而产生所选的组，使得所选的组中的各基本标准单元具有连接以表示相应的逻辑电路，每个基本标准单元均表示逻辑门，并且所选的组相应地提供所选的逻辑功能，该所选的逻辑功能可以相应地表示为所选的布尔表达式；生成对应于所选的组的一个或多个宏标准单元；以及将一个或多个宏标准单元添加至标准单元组从而由此扩展该标准单元组；并且，该方法的至少一个方面由计算机的处理器执行。
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公开(公告)号：CN113268941A
公开(公告)日：2021-08-17
申请号：CN202011057743.4
申请日：2020-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/32
Abstract: 本文中揭示关于包括节能的多位元储存系统的集成电路的实施例。在一个配置中，多位元储存系统包括第一储存电路、第二储存电路、预测电路及时脉门控电路。在一个态样中，第一储存电路回应于触发信号根据第一输入位元来更新第一输出位元，且第二储存电路回应于此触发信号根据第二输入位元来更新第二输出位元。在一个态样中，预测电路产生触发启用信号，此触发启用信号指示是否预测到第一输出位元或第二输出位元中的至少一者将改变状态。在一个态样中，时脉门控电路基于触发启用信号产生触发信号。
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公开(公告)号：CN113128163A
公开(公告)日：2021-07-16
申请号：CN202011245637.9
申请日：2020-11-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 一种用于在标准单元布局中放置晶体管的方法包括识别电路中的多个晶体管。多个晶体管中的每一者的漏极端连接到电路输出。系统及方法亦包括：决定多个晶体管中的第一晶体管及第二晶体管满足合并优先级；组合第一晶体管及第二晶体管的主动区域以形成具有共用主动区域的巨型晶体管；以及用巨型晶体管替代电路的标准单元布局中的第一晶体管及第二晶体管。共用主动区域组合第一晶体管的第一漏极端及第二晶体管的第二漏极端的主动区域。
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公开(公告)号：CN107527903B
公开(公告)日：2021-06-01
申请号：CN201710064099.5
申请日：2017-02-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 布局方法包括：通过处理器或手动选择集成电路的布局中的第一布局器件；在第一布局器件和第二布局器件之间的边界处选择邻接第一布局器件的第二布局器件，其中，导电路径设置为穿过第一布局器件和第二布局器件的边界；并且在导电路径上和边界附近设置切割层。第一布局器件是第一布局图案并且第二布局器件是与第一布局图案不同的第二布局图案。
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