公开(公告)号：CN102347267B

公开(公告)日：2013-06-19

申请号：CN201110324597.1

申请日：2011-10-24

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 张苗 ,  陈达 ,  狄增峰 ,  母志强 ,  王刚

IPC: H01L21/762 ,  H01L29/10

Abstract: 本发明提供一种利用超晶格结构材料制备的高质量SGOI及其制备方法，首先在一衬底上按周期交替生长Ge层（Si层）与Si1-xGex层形成超晶格结构，然后再低温生长Si1-mGem材料，控制此外延层的厚度，使其小于临界厚度。紧接着对样品进行退火或离子注入加退火处理，使顶层的Si1-mGem材料弛豫。最后采用智能剥离的方法将顶层的Si1-mGem及超晶格结构转移到SiO2/Si结构的支撑材料上，形成多层材料。使用研磨或CMP的方法制备高质量的SGOI。由此，利用超晶格结构材料，我们制备出高质量、低成本、低缺陷、厚度可控的SGOI。

公开(公告)号：CN103137537A

公开(公告)日：2013-06-05

申请号：CN201110383790.2

申请日：2011-11-28

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 张波 ,  俞文杰 ,  赵清太 ,  狄增峰 ,  张苗 ,  王曦

IPC: H01L21/762 ,  H01L29/06

Abstract: 本发明提供一种图形化全耗尽绝缘体上Si/CoSi2衬底材料及其制备方法，通过抬离（lift-on）技术制作图形化的金属Co层，然后使Co层与Si衬底两次反应生成CoSi2，通过刻蚀工艺可以控制不同区域的顶层硅厚度，以合理选择用于制备双极电路和用于制备CMOS电路的顶层硅厚度。最后通过智能剥离工艺对其进行转移，以在传统SOI衬底的BOX层和顶层硅之间的部分区域插入一层金属硅化物CoSi2，代替常规SOI双极晶体管中的集电区重掺杂埋层，未插入CoSi2的区域用以制造MOS器件，从而达到减少双极电路所需的顶层硅厚度、简化工艺等目的。本发明的工艺简单，适用于大规模的工业生产。

公开(公告)号：CN102130039B

公开(公告)日：2013-04-10

申请号：CN201010608061.8

申请日：2010-12-27

Applicant: 上海新傲科技股份有限公司 ,  中国科学院上海微系统与信息技术研究所

Inventor： 魏星 ,  王中党 ,  叶斐 ,  曹共柏 ,  林成鲁 ,  张苗 ,  王曦

IPC: H01L21/762 ,  H01L21/324 ,  H01L21/48

Abstract: 一种采用吸杂工艺制备带有绝缘埋层的半导体衬底的方法，包括：提供器件衬底与支撑衬底；在器件衬底的表面形成绝缘层；采用两步热处理工艺热处理器件衬底；将带有绝缘层的器件衬底与支撑衬底键合，使绝缘层夹在器件衬底与支撑衬底之间；对键合界面实施退火加固；对键合后的器件衬底实施倒角研磨、减薄以及抛光。本发明的优点在于，在键合前采用吸杂工艺对器件衬底进行处理，表面形成洁净区域，随后将该洁净区转移到另一片支撑衬底之上，得到具有高晶体质量的键合材料。并且在热处理器件衬底的工艺中仅采用了两步热处理步骤，而将第三步高温热处理步骤与后续加固键合界面的步骤整合成一步，从而降低了工艺复杂度，节约了工艺成本并提高了工艺效率。

公开(公告)号：CN103021848A

公开(公告)日：2013-04-03

申请号：CN201110279693.9

申请日：2011-09-20

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 卞剑涛 ,  薛忠营 ,  狄增峰 ,  张苗

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/06 ,  H01L29/165

CPC classification number: H01L21/02532 ,  H01L21/02617 ,  H01L29/165 ,  H01L29/66356 ,  H01L29/66431 ,  H01L29/7391

Abstract: 本发明提供一种锗硅异质结隧穿场效应晶体管及其制备方法，在SiGe或Ge区制作器件的源区，Si区制作器件的漏区，获得高ON电流的同时保证了低OFF电流，采用局部锗氧化浓缩技术实现局部高锗组份的SGOI或GOI，在局部高锗组份的SGOI或GOI中，锗组份从50%~100%可控，并且，薄膜厚度可控制在5~20nm，易于器件工艺实现。SiGe或Ge与Si在氧化浓缩过程中，它们之间形成了一个锗组份渐变的锗硅异质结结构，消除缺陷的产生。本发明的制备方法工艺简单，与CMOS工艺兼容，适用于大规模的工业生产。

公开(公告)号：CN103021815A

公开(公告)日：2013-04-03

申请号：CN201210575658.6

申请日：2012-12-26

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 狄增峰 ,  母志强 ,  薛忠营 ,  陈达 ,  张苗 ,  王曦

IPC: H01L21/02 ,  H01L29/06

Abstract: 本发明提供一种混合共平面衬底结构及其制备方法，所述混合共平面衬底结构包括硅衬底及形成与所述硅衬底上的若干第一区域和若干第二区域，所述第一区域与第二区域间隔排列，并通过隔离墙隔离，所述隔离墙底部到达所述硅衬底表面或所述硅衬底内；所述第一区域包括锗硅缓冲层及位于其上的应变硅层或弛豫的锗层；所述第二区域的材料为锗或III-V族化合物。本发明利用SiGe缓冲层技术、刻蚀工艺以及图形衬底外延等技术制备低缺陷密度、高晶体质量的锗、III-V族材料或者应变硅混合共平面的衬底结构，能同时提升不同类型MOS（PMOS或NMOS）器件的性能，在光电集成领域也有广泛的应用前景。

公开(公告)号：CN102082144B

公开(公告)日：2013-03-20

申请号：CN201010532715.3

申请日：2010-11-04

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 黄晓橹 ,  魏星 ,  程新红 ,  陈静 ,  张苗 ,  王曦

IPC: H01L27/02 ,  H01L27/12 ,  H01L29/739 ,  H01L29/06 ,  H01L21/84

CPC classification number: H01L27/1203 ,  H01L21/84 ,  H01L27/0255

Abstract: 本发明公开了一种SOI电路中的ESD保护结构及其制作方法，该结构包括SOI衬底以及位于SOI衬底上的栅控二极管ESD保护器件，其中，所述栅控二极管ESD保护器件包括：正极、负极、沟道、栅介质层和栅极；所述正极和负极分别位于沟道两端，所述栅介质层和栅极依次位于沟道之上；所述沟道由N型区和P型区组成，且所述N型区与P型区形成纵向的PN结结构。本发明通过离子注入形成纵向大面积PN结进行ESD设计，大大增加了PN结面积，提高了大电流释放能力，实现了与体硅ESD电路相媲美的集成度，改善了SOI电路中ESD的鲁棒性。其制造工艺成本低，与传统SOI电路完全兼容。

公开(公告)号：CN102820253A

公开(公告)日：2012-12-12

申请号：CN201110151806.7

申请日：2011-06-08

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 张苗 ,  张波 ,  薛忠营 ,  王曦

IPC: H01L21/762 ,  H01L21/8238

CPC classification number: H01L21/76251 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203

Abstract: 本发明公开了一种基于SOI衬底的高迁移率双沟道材料的制备方法，基于传统的SOI（silicon-on-insulator）衬底，外延压应变的SiGe材料，用作PMOSFET的沟道材料；在SiGe材料上继续外延Si，采用离子注入、退火等手段，使部分应变的SiGe弛豫，同时将应变传递到上方Si层中，从而形成应变Si材料，用做NMOSFET的沟道材料。本方法其工艺步骤简单，易于实现，能够同时为NMOSFET及PMOSFET提供高迁移率的沟道材料，满足了同时提高NMOSFET和PMOSFET器件性能的要求，为下一代的CMOS工艺提供潜在的沟道材料。

公开(公告)号：CN102820252A

公开(公告)日：2012-12-12

申请号：CN201110151804.8

申请日：2011-06-08

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 张苗 ,  张波 ,  薛忠营 ,  王曦

IPC: H01L21/762 ,  H01L21/8238

Abstract: 本发明公开了一种基于键合工艺的高迁移率双沟道材料的制备方法，利用体硅衬底外延压应变的SiGe层，采用键合工艺将SiGe层转移至热氧化的硅片上，该SiGe层，用作PMOSFET的沟道材料；在SiGe材料上继续外延Si，采用离子注入、退火等手段，使部分应变的SiGe弛豫，同时将应变传递到上方Si层中，从而形成应变Si材料，用作NMOSFET的沟道材料。本方法其工艺步骤简单，易于实现，能够同时为NMOSFET及PMOSFET提供高迁移率的沟道材料，满足了同时提高NMOSFET和PMOSFET器件性能的要求，为下一代的CMOS工艺提供潜在的沟道材料。

公开(公告)号：CN102820251A

公开(公告)日：2012-12-12

申请号：CN201110151802.9

申请日：2011-06-08

Applicant: 中国科学院上海微系统与信息技术研究所 ,  上海新傲科技股份有限公司

Inventor： 张苗 ,  张波 ,  薛忠营 ,  王曦

IPC: H01L21/762 ,  H01L21/20

Abstract: 本发明公开了一种基于键合工艺的高K介质埋层的SOI材料制备方法。该方法将沉积有高K介质材料的支撑片与外延有SiGe层及Si层的器件片键合，并进行键合加固处理，通过背部研磨工艺，去除多余的Si衬底，并通过选择性腐蚀，移除SiGe层，从而可以得到高K介质为埋层的SOI材料，可以更好的控制器件的短沟道效应，为下一代的CMOS器件提供候选的衬底材料。

公开(公告)号：CN102790054A

公开(公告)日：2012-11-21

申请号：CN201110126394.1

申请日：2011-05-16

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 狄增峰 ,  卞剑涛 ,  张苗 ,  王曦

IPC: H01L27/092 ,  H01L29/78 ,  H01L29/205 ,  H01L21/8238 ,  H01L21/76 ,  H01L21/336

CPC classification number: H01L29/66431 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02463 ,  H01L21/02502 ,  H01L21/02532 ,  H01L21/02639 ,  H01L21/02647 ,  H01L21/02664 ,  H01L21/28264 ,  H01L21/8258 ,  H01L21/84 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/78

Abstract: 本发明提供了一种锗和Ⅲ-V混合共平面的半导体结构及其制备方法。锗和Ⅲ-V族半导体材料共平面异质集成的半导体结构包含至少一个形成在体硅衬底上的锗衬底，而另一衬底是被形成在锗半导体上的Ⅲ-V族半导体材料。的制备方法包括：制备体硅衬底上的锗半导体层；在锗半导体层上制备Ⅲ-V族半导体材料层；进行第一次光刻，将图形化窗口刻蚀至锗层以形成凹槽；在所述凹槽中制备侧墙；采用选择性外延制备锗薄膜；进行化学机械研磨以获得锗和Ⅲ-V族半导体材料共平面的异质集成半导体结构；去除侧墙及紧靠侧墙处的缺陷锗层部分；实现锗和Ⅲ-V族半导体材料之间的隔离；通过形成MOS结构来制备包含锗沟道PMOS和Ⅲ-V沟道NMOS的高性能CMOS器件。