公开(公告)号：CN104051515A

公开(公告)日：2014-09-17

申请号：CN201410090758.9

申请日：2014-03-12

Applicant: 瑞萨电子株式会社

Inventor： 中山达峰 ,  宫本广信 ,  冈本康宏 ,  根贺亮平 ,  金泽全彰 ,  井上隆

IPC: H01L29/778

CPC classification number: H01L29/66462 ,  H01L29/155 ,  H01L29/2003 ,  H01L29/7787

Abstract: 本发明提供了一种半导体器件，为了改进半导体器件的性能。例如，假设在缓冲层和沟道层之间插入超晶格层，被引入到形成超晶格层的一部分的氮化物半导体层中的受主的浓度高于被引入到形成超晶格层的另一部分的氮化物半导体层中的受主的浓度。也即，被引入到具有小带隙的氮化物半导体层中的受主的浓度高于被引入到具有大带隙的氮化物半导体层中的受主的浓度。

公开(公告)号：CN104821340B

公开(公告)日：2019-10-15

申请号：CN201510060876.X

申请日：2015-02-05

Applicant: 瑞萨电子株式会社

Inventor： 中山达峰 ,  宫本广信 ,  冈本康宏 ,  三浦喜直 ,  井上隆

IPC: H01L29/80

Abstract: 本发明涉及半导体器件。改进了半导体器件的特性。该半导体器件被构造成在形成在衬底上方的n+层、n型层、p型层、沟道层和阻挡层之中提供穿透阻挡层并且到达沟道层的中间部分的沟槽、布置在通过栅绝缘膜的凹槽内的栅电极、形成在栅电极两侧中的阻挡层上方的源电极和漏电极。n型层和漏电极通过到达n+层的连接部彼此电连接。p型层和源电极通过到达p型层的连接部彼此电连接。包括p型层和n型层的二极管设置在源电极和漏电极之间，从而防止因雪崩击穿而造成元件破裂。

公开(公告)号：CN109148574A

公开(公告)日：2019-01-04

申请号：CN201810673213.9

申请日：2018-06-27

Applicant: 瑞萨电子株式会社

Inventor： 上田岳洋 ,  冈本康宏

IPC: H01L29/778 ,  H01L29/423 ,  H01L29/06 ,  H01L21/335

Abstract: 本公开涉及半导体装置和制造半导体装置的方法。半导体装置的特性得到改善。一种半导体装置，包括：缓冲层、沟道层和阻挡层的顺序堆叠，并且包括：包括形成在堆叠之上的第四氮化物半导体层的台面部分，以及形成在台面部分的两侧并包括第四氮化物半导体层的薄膜部分的侧部部分。2DEG的产生在台面部分下方被抑制，而在侧部部分下方未被抑制。这样，在台面部分的端部设置禁用2DEG抑制效应的侧部部分，由此从侧部部分的端部到栅极电极的距离增加，使得能够抑制由通过在栅极绝缘膜和台面部分之间形成的不需要的沟道的电流路径而导致的泄漏。

公开(公告)号：CN108400170A

公开(公告)日：2018-08-14

申请号：CN201810072449.7

申请日：2018-01-25

Applicant: 瑞萨电子株式会社

Inventor： 中山达峰 ,  宫本广信 ,  冈本康宏

IPC: H01L29/786 ,  H01L29/778 ,  H01L29/06 ,  H01L21/335 ,  H01L21/336

CPC classification number: H01L29/66431 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/207 ,  H01L29/402 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/7789 ,  H01L29/78606 ,  H01L29/0603 ,  H01L29/0657 ,  H01L29/66742 ,  H01L29/78681

Abstract: 本发明涉及半导体器件和半导体器件的制造方法。半导体器件的台面部作为共掺杂层使用，所述半导体器件包含由第一氮化物半导体层形成的沟道基底层、由第二氮化物半导体层形成的沟道层、由第三氮化物半导体层形成的势垒层、台面型第四氮化物半导体层、覆盖所述台面部的栅极绝缘膜以及在所述栅极绝缘膜上形成的栅电极。所述台面部作为所述共掺杂层使用，从而在所述栅极绝缘膜和所述台面部之间的界面处产生的界面电荷可以被所述共掺杂层中的p型杂质或n型杂质抵消，并且可以提高阈值电位。另外，直到形成所述栅极绝缘膜为止，所述第四氮化物半导体层都是n型的，并且在形成所述栅极绝缘膜之后，使所述第四氮化物半导体层成为中性或p型的。

公开(公告)号：CN105870116A

公开(公告)日：2016-08-17

申请号：CN201610022590.7

申请日：2016-01-14

Applicant: 瑞萨电子株式会社

Inventor： 三浦喜直 ,  宫本广信 ,  冈本康宏

IPC: H01L27/02 ,  H02M7/5387

Abstract: 本发明涉及一种半导体器件。限制了半导体器件的切换波形的振铃。例如，安置互连(L5)，其用作功率晶体管(Q3)的源极和二极管(D4)的阴极，并且还用作功率晶体管(Q4)的漏极和二极管(D3)的阳极。换句话讲，功率晶体管和与这个功率晶体管串联耦合的二极管形成在同一半导体芯片中；另外，用作功率晶体管的漏极的互连和用作二极管的阳极的互连彼此共用。这个结构使得可以减小彼此串联耦合的功率晶体管和二极管之间的寄生电感。

公开(公告)号：CN104218079A

公开(公告)日：2014-12-17

申请号：CN201410241729.8

申请日：2014-06-03

Applicant: 瑞萨电子株式会社

Inventor： 井上隆 ,  中山达峰 ,  冈本康宏 ,  川口宏 ,  竹胁利至 ,  名仓延宏 ,  永井隆行 ,  三浦喜直 ,  宫本广信

IPC: H01L29/778 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L21/28264 ,  H01L21/0254 ,  H01L21/0262 ,  H01L21/308 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/452 ,  H01L29/513 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7787 ,  H01L29/7827

Abstract: 本发明涉及半导体器件以及制造半导体器件的方法。提供一种具有改善特性的半导体器件。该半导体器件具有衬底以及其上的缓冲层，沟道层，势垒层，贯穿其间并到达沟道层内部的沟槽，经由栅绝缘膜配置在沟槽中的栅电极以及栅电极两侧上的势垒层上的漏和源电极。栅绝缘膜具有由第一绝缘膜制成并从沟槽的端部延伸至漏电极侧的第一部分以及由第一和第二绝缘膜制成并配置在漏电极相对于第一部分侧上的第二部分。能够通过减小漏电极侧上的沟槽的端部处的第一部分的厚度来降低导通电阻。

公开(公告)号：CN104009075A

公开(公告)日：2014-08-27

申请号：CN201410053952.X

申请日：2014-02-18

Applicant: 瑞萨电子株式会社

Inventor： 河合徹 ,  井上隆 ,  中山达峰 ,  冈本康宏 ,  宫本広信

IPC: H01L29/778 ,  H01L29/06 ,  H01L29/205 ,  H01L21/335

CPC classification number: H01L29/778 ,  H01L21/76895 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/2003 ,  H01L29/36 ,  H01L29/41758 ,  H01L29/4236 ,  H01L29/452 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7786 ,  H01L29/7789

Abstract: 本发明涉及半导体装置。提高半导体装置的特性。半导体装置构成为具有在基板（S）的上方形成的缓冲层（BU）、沟道层（CH）及势垒层（BA）、贯通势垒层（BA）而达到至沟道层（CH）的中途的槽（T）、以及在该槽（T）内隔着栅极绝缘膜（GI）地配置的栅电极（GE）。另外，沟道层（CH）含有n型杂质，沟道层（CH）的缓冲层（BU）侧的区域相比于势垒层（BA）侧的区域，n型杂质的浓度更大，缓冲层（BU）由带隙比沟道层（CH）宽的氮化物半导体构成。例如，沟道层（CH）由GaN构成，缓冲层（BU）由AlGaN构成。另外，沟道层（CH）具有含有中浓度的n型杂质的沟道下层（CHb）、和在其上形成且含有低浓度的n型杂质的主沟道层（CHa）。

公开(公告)号：CN102246284B

公开(公告)日：2014-02-19

申请号：CN200980150272.7

申请日：2009-10-16

Applicant: 瑞萨电子株式会社

Inventor： 安藤裕二 ,  宫本广信 ,  中山达峰 ,  冈本康宏 ,  井上隆 ,  大田一树

IPC: H01L21/331 ,  H01L21/205 ,  H01L29/737

CPC classification number: H01L29/7371 ,  H01L29/0649 ,  H01L29/0817 ,  H01L29/0821 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/475 ,  H01L29/66318

Abstract: 一种双极晶体管，具有发射极层、基极层和集电极层。发射极层形成在衬底上，并且是包括第一氮化物半导体的n型导电层。基极层形成在发射极层上，并且是包括第二氮化物半导体的p型导电层。集电极层形成在基极层上，并且包括第三氮化物半导体。集电极层、基极层和发射极层形成为相对于衬底表面的晶体生长方向与[000-1]的衬底方向平行。第三氮化物半导体包括InycAlxcGa1-xc-ycN(0≤xc≤1，0≤yc≤1，0＜xc+yc≤1)。第三氮化物半导体的在表面侧上的a轴长度比在衬底侧上的a轴长度短。

公开(公告)号：CN115642172A

公开(公告)日：2023-01-24

申请号：CN202210707839.3

申请日：2022-06-21

Applicant: 瑞萨电子株式会社

Inventor： 真利子岳比郎 ,  冈本康宏 ,  长濑仙一郎

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/66 ,  H01L21/336

Abstract: 在处于晶圆状态的半导体设备中，元件区域和划线区域被限定在半导体衬底的一个主表面中。在元件区域中，垂直MOS晶体管形成为半导体元件。在划线区域中，限定了n型列区域和p型列区域。n型列电阻器形成在n型列区域中。p型列电阻器形成在p型列区域中。

公开(公告)号：CN104218079B

公开(公告)日：2021-04-23

申请号：CN201410241729.8

申请日：2014-06-03

Applicant: 瑞萨电子株式会社

Inventor： 井上隆 ,  中山达峰 ,  冈本康宏 ,  川口宏 ,  竹胁利至 ,  名仓延宏 ,  永井隆行 ,  三浦喜直 ,  宫本广信

IPC: H01L29/778 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明涉及半导体器件以及制造半导体器件的方法。提供一种具有改善特性的半导体器件。该半导体器件具有衬底以及其上的缓冲层，沟道层，势垒层，贯穿其间并到达沟道层内部的沟槽，经由栅绝缘膜配置在沟槽中的栅电极以及栅电极两侧上的势垒层上的漏和源电极。栅绝缘膜具有由第一绝缘膜制成并从沟槽的端部延伸至漏电极侧的第一部分以及由第一和第二绝缘膜制成并配置在漏电极相对于第一部分侧上的第二部分。能够通过减小漏电极侧上的沟槽的端部处的第一部分的厚度来降低导通电阻。