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公开(公告)号：CN110400794A
公开(公告)日：2019-11-01
申请号：CN201810377574.9
申请日：2018-04-25
Applicant: 株洲中车时代电气股份有限公司
Abstract: 本发明公开了一种功率半导体模块封装结构，其特征在于，包括基板；壳体，所述壳体的底部与所述基板的顶部紧固连接；功率半导体模块子单元，其设置在所述壳体与所述基板形成的容纳空间内，用于形成拓扑控制电路结构，所述功率半导体模块子单元包括间隔设置在所述基板上的多个衬板，相对布置的两所述衬板之间通过功率端子组和模块级键合线连接，所述功率端子组的顶部外延伸出所述壳体的顶部。本发明能够成倍增加电流密度，成品率高且可靠性好。
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公开(公告)号：CN109962104A
公开(公告)日：2019-07-02
申请号：CN201711433645.4
申请日：2017-12-26
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L21/331 , H01L29/06
Abstract: 一种功率半导体器件，其包括：具有第一导电类型的衬底；有源区，其设置在衬底中并具有第二导电类型；若干场限环，其设置在衬底中并具有第二导电类型，有源区设置在场限环所形成的环形内部。相较于现有的功率半导体器件，本功率半导体器件中各个场限环的环宽之间存在基于环宽调整系数的函数关系，此外，各个场限环的间距之间还可以存在基于间距调整系数的函数关系，设计人员在对功率半导体器件进行设计制作时，通过调整场限环结构调节因子(包括环宽调整系数和间距调整系数)，即可快速有效地调节场限环终端结构，从而获得各种具有不同环宽和环间距的终端结构作为NGV‑FLR终端设计的备选方案。
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公开(公告)号：CN106409898B
公开(公告)日：2019-06-28
申请号：CN201610940446.1
申请日：2016-11-01
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L21/331 , H01L29/06 , H01L29/10
Abstract: 本申请公开了一种具有埋氧化层的沟槽栅IGBT及其制作方法，该方法包括在N型硅衬底表面进行磷注入形成N型区，N型硅衬底形成N‑漂移区；在N型区的表面进行硼注入，形成P基区；在N型区下部进行高能氧离子注入，形成第一埋氧层和第二埋氧层，经后续高温工艺后，第一埋氧层和第二埋氧层分别形成第一埋氧化层和第二埋氧化层，所述第一埋氧化层和所述第二埋氧化层之间形成具有预设宽度的沟道，所述沟道用于对从所述N‑漂移区和所述P基区之间流出的空穴进行限流；制作沟槽栅并形成IGBT结构。通过在沟槽栅IGBT底部引入埋氧化层，缩小从其源极流出的空穴路径的面积，遏制源极空穴电流大小，降低IGBT导通压降。
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公开(公告)号：CN109755300A
公开(公告)日：2019-05-14
申请号：CN201811435318.7
申请日：2018-11-28
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/423 , H01L29/739
Abstract: 本发明公开了一种沟槽IGBT芯片，包括：N型衬底；多个条形沟槽栅极，其沿N型衬底表面延伸且平行分布；多个辅助栅极，其垂直于条形沟槽栅极的长度方向，以将多个条形沟槽栅极之间的区域隔离为多个有源区和多个陪区，有源区和陪区交替排列；其中，有源区设置有N+区、P+区、P阱区和N阱区：陪区未设置N+区、P+区、P阱区和N阱区；发射极金属层，其与N+区和P+区接触。本发明可以通过在沟槽IGBT芯片单胞内有源区和陪区之间引入辅助栅极，从而对有源区和陪区两者间进行有效隔离，避免二者之间工作中相互干扰，进而可以分别对有源区和陪区有针对性设计以实现芯片性能的总体优化。
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公开(公告)号：CN105957861B
公开(公告)日：2019-02-15
申请号：CN201610480973.9
申请日：2016-06-24
Applicant: 中国南方电网有限责任公司电网技术研究中心 , 株洲中车时代电气股份有限公司
IPC: H01L25/07 , H01L23/04 , H01L23/488
Abstract: 本发明的实施例提供一种芯片模块封装结构，涉及电力技术领域，能够简化工艺过程，可缩短封装时间，降低生产成本。芯片模块封装结构，包括：多个芯片；定位件，所述定位件上设置有阵列分布的孔洞单元，每个所述孔洞单元用于固定一个所述芯片；壳体，所述壳体包括顶壳、中环和底壳，所述顶壳和底壳的边缘分别与所述中环的上下开口接合，所述顶壳上固定设置有多个第一钼片，所述第一钼片与孔洞单元的位置对应，所述第一钼片的一面与所述芯片的第一极接触；多个凸台，所述凸台设置于所述壳体的底壳上，所述凸台上固定设置有所述第二钼片，所述第二钼片的一面与所述芯片的第二极接触。
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Patent Agency Ranking
公开(公告)号：CN108831832A
公开(公告)日：2018-11-16
申请号：CN201810426659.1
申请日：2018-05-07
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/331 , H01L21/28 , H01L29/739 , H01L29/423
Abstract: 本发明公开了一种沟槽台阶栅IGBT芯片的制作方法，包括：在晶圆基片的上表面形成第一氧化层；将N型杂质注入到晶圆基片中，并使其扩散第一结深形成N阱；将P型杂质注入到N阱中，并使其扩散第二结深形成P阱；对第一氧化层上的第一预设位置以及与第一预设位置下方对应的P阱、N阱以及N阱下方晶圆基片进行刻蚀，形成沟槽；去除剩余的第一氧化层，并在P阱上表面和沟槽内表面形成第一厚度的第二氧化层；刻蚀掉P阱上表面和沟槽中的预设沟槽上部内表面的第二氧化层，并在对应的位置形成第二厚度的第三氧化层；在沟槽内填充多晶硅，形成具有台阶形貌的沟槽栅极。本发明实现在提升IGBT芯片电流密度的同时还优化了芯片的电学性能和可靠性。
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公开(公告)号：CN108766885A
公开(公告)日：2018-11-06
申请号：CN201810149985.2
申请日：2018-02-13
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/331 , H01L29/423
Abstract: 本发明公开了一种具有三维沟道的复合栅IGBT芯片的制作方法，包括：在晶圆基片的上表面形成第一氧化层；对第一氧化层上的第一预设位置进行刻蚀，裸露出下方的晶圆基片；将P型杂质注入到裸露的晶圆基片的第二预设位置，并使其扩散第一结深形成P阱；对P阱上的第三预设位置进行刻蚀，形成沟槽，沟槽深度大于P阱深度；在沟槽内表面以及裸露的晶圆基片上表面形成第二氧化层；在沟槽内以及第一氧化层和第二氧化层上形成多晶硅层，沟槽内的多晶硅填满沟槽；对多晶硅层上的第四预设位置进行刻蚀，裸露出沟槽的沟槽口以及部分P阱上方的第二氧化层。本发明制作方法制成的IGBT芯片既具有较好的耐压性，同时也增大了沟道密度，从而大幅度提升了芯片电流密度。
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公开(公告)号：CN105226090B
公开(公告)日：2018-07-13
申请号：CN201510760338.1
申请日：2015-11-10
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L21/331 , H01L21/28 , H01L29/423
Abstract: 本发明公开了一种绝缘栅双极晶体管及其制作方法，通过在第一常规沟槽和第二常规沟槽之间的发射极金属电极下方设置一辅助沟槽栅(即辅助沟槽、辅助栅层和其对应的栅氧化层的结构)，以为绝缘栅双极晶体管关断时提供载流子通路，不仅提高了绝缘栅双极晶体管的关断速度，而且提升了绝缘栅双极晶体管的反偏安全工作区特性，提高了绝缘栅双极晶体管的性能。
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公开(公告)号：CN108122897A
公开(公告)日：2018-06-05
申请号：CN201611085332.X
申请日：2016-11-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L25/07
Abstract: 本发明提供一种IGBT模块，其包括上电极、下电极以及设置在所述上电极与下电极之间的多个子单元，所述上电极上设有与多个子单元一一对应的盲孔，所述子单元包括从所述下电极向所述上电极方向依次层叠的第一导电基板、芯片、第二导电基板、导电压块以及弹性元件，所述弹性元件设置于所述盲孔内，并呈压缩状。本发明具有保证各子单元压力均衡、避免芯片压坏，且占用空间小，模块体积小的优点。
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公开(公告)号：CN108074800A
公开(公告)日：2018-05-25
申请号：CN201611021916.0
申请日：2016-11-16
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/04 , H01L21/3065 , H01L21/336
Abstract: 本发明涉及碳化硅半导体基材沟槽栅蚀刻方法。该方法包括以下步骤：步骤一：在半导体基材的表面上设置第一掩膜，并且在第一掩膜上形成暴露半导体基材的窗口区；步骤二：通过窗口区对半导体基材进行第一次蚀刻并形成第一沟槽，第一沟槽的底壁通过弧面与侧壁相连，弧面与所述底壁和侧壁相切并且背向底壁延伸；步骤三：除去半导体基材上的第一掩膜，并且在第一沟槽的底壁上形成第二掩膜，相邻的第一沟槽之间为半导体基材的暴露部分；步骤四：在第二掩膜的保护下，进行第二次蚀刻以蚀刻半导体基材的暴露部分并形成第二沟槽，第二沟槽的深度大于第一沟槽的深度，并且第一沟槽的弧面形成为第二沟槽的侧壁的顶部边缘。
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