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公开(公告)号：CN102799211A
公开(公告)日：2012-11-28
申请号：CN201110317859.1
申请日：2011-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F1/04
CPC classification number: G06F1/3287 , G06F1/3237 , Y02D10/128 , Y02D10/171
Abstract: 内部时钟门控装置包括：静态逻辑模块和多米诺逻辑模块。将静态逻辑模块配置为接收时钟信号和时钟使能信号。将多米诺逻辑模块配置为从静态逻辑模块的输出接收时钟信号和控制信号。状态逻辑模块和多米诺逻辑模块进一步被配置为，使得当时钟使能信号具有逻辑高状态时，多米诺逻辑模块的输出生成相位与时钟信号类似的信号。另一方面，当时钟使能信号具有逻辑低状态时，多米诺逻辑模块的输出生成逻辑低信号。此外，静态逻辑模块和多米诺逻辑模块可以分别减少内部时钟门控装置的设置时间和延迟时间。
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公开(公告)号：CN101136587A
公开(公告)日：2008-03-05
申请号：CN200710085594.0
申请日：2007-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H02M3/07
CPC classification number: H02M3/07 , H02M2003/077
Abstract: 本发明公开了一种操作多个电荷泵(charge pumps)的方法，其包括：产生一个或多个相位偏移时钟信号；将所述一个或多个相位偏移时钟信号耦合至所述多个电荷泵，使所述电荷泵运作在不同时间的时钟。这样，由于不存在多个时钟信号的同时转变，与现有技术中同时操作所有电荷泵相比，本发明能够避免因所述电荷泵同时运作而导致过量的多个充电尖峰(charging spikes)，从而能够有效减少由供应电源产生的瞬间峰值电流。同时，本发明还公开了可以应用上述方法的功率控制电路。
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公开(公告)号：CN101114643A
公开(公告)日：2008-01-30
申请号：CN200610160476.7
申请日：2006-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/00 , H01L27/105 , H01L27/108 , G11C5/02
CPC classification number: G06F17/5045 , G06F17/5068
Abstract: 本发明提供一种存储器宏及电路布局产生方法。其中该电路布局产生方法，适用于使用存储器编译器产生电路布局，包括：产生第一组单元，设置于该电路布局的第一区域；以及产生第二组单元，设置于该第一区域的边缘，该第二组单元为可操作的且与该第一组单元具有不同的物理尺寸，由此强化依据此电路布局所制造出的装置。该存储器宏，包括第一组单元，设置于存储模块的第一区域，以及第二组单元，设置于第一区域的边缘，第二组单元为可操作的且与第一组单元具有不同的物理尺寸，由此改善位于存储模块的边缘单元的坚固性。本发明可以改善电子装置的性能及合格率。
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公开(公告)号：CN113539316A
公开(公告)日：2021-10-22
申请号：CN202110504049.0
申请日：2021-05-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了一种存储器电路，包括第一驱动器电路、耦合至第一驱动器电路的第一存储器单元列、第一电流源、被配置为跟踪第一存储器单元列的泄漏电流的跟踪电路，以及耦合至第一存储器单元列、第一电流源和跟踪电路的脚部电路。本发明的实施例还提供了一种操作存储器电路的方法。
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公开(公告)号：CN112820336A
公开(公告)日：2021-05-18
申请号：CN202011265898.7
申请日：2020-11-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供一种存储器器件及提供写入电压的方法，存储器器件包括多个单元，布置成包括多个行和多个列的矩阵。存储器器件还包括多个位线，其中，多个位线中的每个连接到布置在多个列的列中的多个单元中的第一多个单元。电压控制电路，与多个位线中的所选择的位线可连接，并且包括检测瞬时电源电压的电压检测电路和连接至电压检测电路的电压源选择电路。电压源选择电路基于检测到的瞬时电源电压从多个电压源中选择电压源。电压源选择电路包括将所选择的电压源连接到所选择的位线以提供写入电压的开关。
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Patent Agency Ranking
公开(公告)号：CN110556141A
公开(公告)日：2019-12-10
申请号：CN201910477228.2
申请日：2019-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 存储器电路包括偏置电压生成器、驱动电路和电阻式随机存取存储器(RRAM)器件。偏置电压生成器包括第一电流路径，配置为从电流源接收第一电流并且基于由在所述第一电流路径中传导的所述第一电流所生成的电压差输出偏置电压。驱动电路配置为接收所述偏置电压并且输出具有基于所述偏置电压的电压电平的驱动电压；以及RRAM器件，配置为响应于所述驱动电压传导第二电流。本发明的实施例还提供了对RRAM器件执行写入操作的方法。
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公开(公告)号：CN105322947B
公开(公告)日：2019-05-07
申请号：CN201410769000.8
申请日：2014-12-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 邹宗成
IPC: H03K19/094
Abstract: 本发明提供了一种单位增益缓冲器及相关方法。器件包括放大器级、源极跟随器、电阻器件和晶体管。源极跟随器的输入端子电连接至放大器级的内部节点，并且源极跟随器的输出端子电连接至放大器级的输入端子和器件的输出端子。电阻器件的第一端子电连接至器件的输出端子。晶体管电连接至电阻器件的第二端子和放大器级。
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公开(公告)号：CN104635824B
公开(公告)日：2017-03-01
申请号：CN201410108488.X
申请日：2014-03-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F1/56
CPC classification number: G05F1/468 , G05F1/46 , G05F1/575 , H02M1/12 , H02M3/3382
Abstract: 配置本发明的一种器件以提供低压降调节。放大器级包括：第一晶体管以及第二晶体管，其中，第一晶体管电连接至器件的输出端的。镜像电流源包括：第三晶体管以及第四晶体管，第三晶体管电连接至第二晶体管；第四晶体管电连接至第三晶体管。辅助电流源的控制端子电连接至第四晶体管的栅电极。下拉级包括：第五晶体管以及第六晶体管，第五晶体管的栅电极电连接至第一晶体管的漏电极；第六晶体管的栅电极电连接至第四晶体管的栅电极。上拉晶体管的栅电极电连接至第五晶体管的漏电极。第一电容器的第一端子电连接至第一晶体管的栅电极。本发明还包括低压降稳压器和相关方法。
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公开(公告)号：CN102799211B
公开(公告)日：2015-04-08
申请号：CN201110317859.1
申请日：2011-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F1/04
CPC classification number: G06F1/3287 , G06F1/3237 , Y02D10/128 , Y02D10/171
Abstract: 内部时钟门控装置包括：静态逻辑模块和多米诺逻辑模块。将静态逻辑模块配置为接收时钟信号和时钟使能信号。将多米诺逻辑模块配置为从静态逻辑模块的输出接收时钟信号和控制信号。状态逻辑模块和多米诺逻辑模块进一步被配置为，使得当时钟使能信号具有逻辑高状态时，多米诺逻辑模块的输出生成相位与时钟信号类似的信号。另一方面，当时钟使能信号具有逻辑低状态时，多米诺逻辑模块的输出生成逻辑低信号。此外，静态逻辑模块和多米诺逻辑模块可以分别减少内部时钟门控装置的设置时间和延迟时间。
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公开(公告)号：CN101866689B
公开(公告)日：2013-05-08
申请号：CN201010164135.3
申请日：2010-04-14
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C8/12 , G11C11/413
Abstract: 本发明公开了一种存储器电路，其包括多个存储器库，各存储器库还包括一区域感测放大器，用以感测该区域位线上的小摆幅电压，并感测一互补全域位线对上的小摆幅电压；多个全域位线，排列成互补位线信号对，所述多个全域位线横越整个存储器阵列，并耦接至各存储器库中的区域感测放大器；一小信号写入驱动电路，耦接至完全摆幅I/O数据线，用以在所述多个全域位线输出互补小摆幅信号；以及一全域感测放大器，耦接至所述多个全域位线，并用以感测该全域位线上的小摆幅差动信号，并具有完全摆幅输出信号。本发明可使存储器阵列提供更快的时序，节省更多的功率，并可减少从存储器的输入/输出缓冲器上读取与写入数据所需的电流量及时间。
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