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公开(公告)号：CN107068617A
公开(公告)日：2017-08-18
申请号：CN201611104136.2
申请日：2016-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L23/488
CPC classification number: H01L21/78 , H01L21/02178 , H01L21/0228 , H01L21/31053 , H01L21/6835 , H01L21/76895 , H01L23/291 , H01L23/3171 , H01L24/03 , H01L24/06 , H01L2221/68327 , H01L2924/05432 , H01L2924/14 , H01L23/488
Abstract: 本发明实施例公开了一种半导体器件及其制造方法以及分割半导体器件的方法。在一些实施例中，制造半导体器件的方法包括在衬底中形成沟槽，沟槽形成在衬底的第一侧内并且设置在部分衬底周围。在衬底的第一侧上方和沟槽上方形成第一绝缘材料，并且在第一绝缘材料上方形成第二绝缘材料。在第二绝缘材料和部分衬底上方的第一绝缘材料中形成孔。在孔中形成部件，并且载体连接至部件和第二绝缘材料。平坦化衬底的第二侧，衬底的第二侧衬底的第一侧相对。去除第二绝缘材料，并且去除载体。本发明实施例涉及半导体器件及其制造方法以及分割半导体器件的方法。
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公开(公告)号：CN107039581A
公开(公告)日：2017-08-11
申请号：CN201611046742.3
申请日：2016-11-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种半导体结构、电极结构及其形成方法，该半导体结构包含：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一底部电极材料沉积，其位于所述扩散势垒层上方；第二底部电极材料沉积，其位于所述第一底部电极材料沉积上方；磁性隧穿结MTJ层，其位于所述第二底部电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一底部电极材料沉积与电介质层横向地接触，所述第一底部电极材料沉积将所述扩散势垒层与所述第二底部电极材料沉积间隔开，且N为大于或等于1的整数。还揭露相关联电极结构及方法。
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公开(公告)号：CN106158721A
公开(公告)日：2016-11-23
申请号：CN201510769398.X
申请日：2015-11-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 提供了一种用于制造具有高纵横比的浅沟槽隔离(STI)区的方法。提供具有沟槽的半导体衬底。形成内衬于沟槽的第一介电层。形成填充第一介电层上方的沟槽的第二介电层。在一些实施例中，在形成第二介电层之前，将离子注入至第一介电层的注入区，注入区沿着沟槽的下部区域延伸并且限制于沟槽的下部区域。在可选实施例中，在形成第二介电层之后，对第二介电层实施紫外固化工艺。在形成第二介电层的情况下，并且在一些实施例中，完成紫外固化工艺，对第二介电层实施退火工艺。也提供了用于STI区的半导体结构。本发明实施例涉及用于填充浅沟槽隔离(STI)区的沟槽的方法。
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公开(公告)号：CN112599475B
公开(公告)日：2024-12-24
申请号：CN202011065670.3
申请日：2020-09-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/78 , H01L21/48 , H01L23/488
Abstract: 本公开的实施例在一些实施例中涉及形成集成芯片的方法。该方法包括在半导体主体的正面的互连结构上方形成多个接合焊盘结构，多个接合焊盘结构分别具有钛接触层。图案化互连结构和半导体主体，以形成延伸进入半导体主体的沟槽。在沟槽内形成介电填充材料。在将半导体主体接合至载体衬底之前，蚀刻介电填充材料以暴露钛接触层。减薄半导体主体以沿半导体主体的背面暴露介电填充材料，并形成多个集成芯片管芯；以及去除介电填充材料以分离多个集成芯片管芯。本申请的实施例还提供了集成芯片及其形成方法。
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公开(公告)号：CN116581101A
公开(公告)日：2023-08-11
申请号：CN202310272868.6
申请日：2023-03-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/522 , H01L21/768
Abstract: 本发明涉及集成芯片结构。集成芯片结构包括衬底。一个或多个下部互连件设置在位于衬底上方的下部层间介电(ILD)结构内。等离子体诱导损伤(PID)缓解层设置在下部ILD结构上方。PID缓解层具有包含金属的多孔结构。第一上部互连件由位于PID缓解层上方的上部ILD结构横向地围绕。第一上部互连件从PID缓解层上方延伸至一个或多个下部互连件。本发明的实施例还提供了形成集成芯片结构的方法。
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Patent Agency Ranking
公开(公告)号：CN108123034B
公开(公告)日：2022-11-22
申请号：CN201710840815.4
申请日：2017-09-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本发明实施例提供一种具有复合式顶部电极的存储器胞。底部电极安置于衬底上方。具有可变电阻的切换介电层安置于所述底部电极上方。覆盖层安置于所述切换介电层上方。复合式顶部电极安置于所述覆盖层上方且邻接所述覆盖层。所述复合式顶部电极包含氮化钽TaN层及直接安置于所述氮化钽层上的氮化钛TiN膜。由于具有所述所揭示的复合式顶部电极，所以当暴露所述复合式顶部电极来形成顶部电极通路时，无需或不形成界面氧化层，借此改进所述顶部电极与所述顶部电极通路之间的RC性质。本发明实施例还提供一种用于制造所述存储器胞的方法。
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公开(公告)号：CN114843248A
公开(公告)日：2022-08-02
申请号：CN202210111652.7
申请日：2022-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/48
Abstract: 本发明的各种实施例涉及一种集成芯片。该集成芯片包括：互连结构，位于半导体衬底上方并包括导电线。钝化结构位于互连结构上方。上导电结构位于钝化结构上方并包括第一导电层、介电层和第二导电层。该第一导电层设置在介电层与钝化结构之间。该第二导电层沿着介电层的顶面延伸并穿透第一导电层和钝化结构直至导电线。本申请的实施提供了集成芯片及其形成方法。
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公开(公告)号：CN111261611B
公开(公告)日：2022-02-18
申请号：CN201911205694.1
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L49/02
Abstract: 本申请的各个实施例涉及具有导电帽结构的沟槽电容器。在一些实施例中，沟槽电容器包括下部电容器电极、位于下部电容器电极上面的电容器介电层以及位于电容器介电层上面的上部电容器电极。电容器介电层和上部电容器电极凹入衬底中并且限定凹陷到衬底中的间隙。导电帽结构位于上部电容器电极上并且密封上部电容器电极上的间隙。在一些实施例中，导电帽结构包括通过物理气相沉积(PVD)形成的金属层，并且还包括通过化学气相沉积(CVD)形成在金属层上面的金属氮化物层。在其他实施例中，导电帽结构是或包括其他合适的材料和/或通过其他沉积工艺形成。本发明的实施例还涉及半导体结构、集成芯片和形成沟槽电容器的方法。
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公开(公告)号：CN110323209B
公开(公告)日：2021-03-02
申请号：CN201811227711.7
申请日：2018-10-22
Applicant: 台湾积体电路制造股份有限公司
Inventor： 张耀文
Abstract: 本发明实施例涉及一种金属‑绝缘体‑金属电容器、包含其的半导体结构及其制作方法。更具体地，涉及一种MIM电容器，其包含底部电极、安置在所述底部电极上方的中间电极、安置在所述中间电极上方的顶部电极、夹置在所述底部电极与所述中间电极之间的第一介电质层，及夹置在所述中间电极与所述顶部电极之间的第二介电质层。所述底部电极的表面及所述顶部电极的表面分别包括低于0.35nm的Ra值及低于0.4nm的Rq值。
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公开(公告)号：CN107017227B
公开(公告)日：2019-12-10
申请号：CN201611257099.9
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/532 , H01L21/768
Abstract: 本揭露实施例提供一种半导体装置、膜堆叠体以及其制造方法。所述膜堆叠体包含多个第一含金属膜，以及多个第二含金属膜。所述第一含金属膜与所述第二含金属膜彼此交替堆叠。所述第一含金属膜以及所述第二含金属膜包括相同金属元素以及相同非金属元素，以及在所述第二含金属膜中所述金属元素的浓度大于在所述第二含金属膜中所述非金属元素的浓度。
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