公开(公告)号：CN115831753A

公开(公告)日：2023-03-21

申请号：CN202211538276.6

申请日：2017-01-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江国诚 ,  朱熙甯 ,  蔡庆威 ,  王志豪 ,  梁英强 ,  卡洛斯·H·迪亚兹

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: 本发明的实施例提供了一种形成集成电路器件的方法，包括：蚀刻半导体衬底以形成：第一半导体带和第二半导体带；第一凹槽将第一半导体带与第二半导体带隔开；第二凹槽，其中，第一凹槽和第二凹槽位于第一半导体带的相对两侧；形成硬掩模，包括：垂直部分，位于第一半导体带的侧壁上和第二半导体带的侧壁上；第一水平部分，位于第一凹槽中；第二水平部分，位于第二凹槽中；和执行蚀刻工艺以蚀刻硬掩模、半导体衬底的直接位于第一凹槽下方的第一块体部分，以及半导体衬底的直接位于第二凹槽下方的第二块体部分；去除硬掩模；将介电材料填充到第一凹槽和第二凹槽中以形成隔离区，其中，隔离区包括位于第一半导体带和第二半导体带之间的内部隔离区。

公开(公告)号：CN109427747B

公开(公告)日：2020-12-29

申请号：CN201711293943.8

申请日：2017-12-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭成毅 ,  何嘉政 ,  林铭祥 ,  张智胜 ,  卡洛斯·H·迪亚兹

IPC: H01L23/544 ,  H01L21/66

Abstract: 一种用于测量接触电阻的半导体测试装置包括：第一鳍结构，第一鳍结构的上部从隔离绝缘层凸出；外延层，分别形成在第一鳍结构的上部上；第一导电层，分别形成在外延层上；第一接触层，在第一点处设置在第一导电层上；第二接触层，在与第一点分开的第二点处设置在第一导电层上；第一焊盘，经由第一布线耦合到第一接触层；以及第二焊盘，经由第二布线耦合到第二接触层。半导体测试装置配置为通过在第一焊盘与第二焊盘之间施加电流来测量第一接触层与第一鳍结构之间的接触电阻。本发明还提供了半导体测试装置制造及使用半导体测试装置测量接触电阻的方法。

公开(公告)号：CN106328539B

公开(公告)日：2019-08-23

申请号：CN201610124431.8

申请日：2016-03-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江国诚 ,  蔡庆威 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  连万益 ,  梁英強

IPC: H01L21/336 ,  H01L29/08 ,  H01L29/10 ,  H01L29/78

Abstract: 本发明描述了一种半导体器件制造的方法，该方法包括形成从衬底延伸以及具有源极/漏极区和沟道区的鳍。鳍包括具有第一组分的第一外延层和位于第一外延层上的第二外延层，第二外延层具有第二组分。从鳍的源极/漏极区去除第二外延层以形成间隙。用介电材料填充间隙。另一外延材料形成在第一外延层的至少两个表面上以形成源极/漏极部件。本发明还提供了一种多栅极半导体器件。

公开(公告)号：CN106486420B

公开(公告)日：2019-07-05

申请号：CN201610053837.1

申请日：2016-01-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  卡洛斯·H·迪亚兹 ,  让-皮埃尔·科林格 ,  林义雄

IPC: H01L21/768 ,  H01L27/02

CPC classification number: H01L23/49827 ,  H01L21/4846 ,  H01L21/486 ,  H01L23/481 ,  H01L23/498 ,  H01L23/49844 ,  H01L27/0688 ,  H01L27/092

Abstract: 3D‑IC包括第一层器件和第二层器件。第一层器件和第二层器件垂直堆叠在一起。第一层器件包括第一衬底和形成在第一衬底上方的第一互连结构。第二层器件包括第二衬底、形成在第二衬底中的掺杂区、形成在衬底上方的伪栅极以及形成在第二衬底上方的第二互连结构。3D‑IC也包括垂直延伸穿过第二衬底的层间通孔。层间通孔具有第一端和与第一端相对的第二端。层间通孔的第一端连接至第一互连结构。层间通孔的第二端连接至掺杂区、伪栅极或第二互连结构。本发明的实施例还涉及单片3D集成层间通孔插入方案和相关的布局结构。

公开(公告)号：CN109786369A

公开(公告)日：2019-05-21

申请号：CN201810909592.7

申请日：2018-08-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  卡洛斯·H·迪亚兹 ,  鲁立忠 ,  田丽钧

IPC: H01L27/02 ,  H01L27/088

Abstract: 半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着行方向延伸的第二组标准单元。第一组标准单元和第二组标准单元布置在列方向上。第一组标准单元在列方向上的单元高度与第二组标准单元在列方向上的单元高度不同。本发明实施例涉及包括多个标准单元的半导体器件和标准单元布局技术。

公开(公告)号：CN109119414A

公开(公告)日：2019-01-01

申请号：CN201711292805.8

申请日：2017-12-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹 ,  郭大鹏

IPC: H01L27/02 ,  H01L27/088 ,  H01L23/528 ,  H01L21/8234

Abstract: 本发明的实施例提供了一种用于制造具有无结半导体器件(JSD)的单片三维(3D)集成电路(IC)的方法及其所形成的集成电路。在半导体衬底上方形成第一层间介电(ILD)层，同时也在第一ILD层中形成交替堆叠的第一通孔和第一互连线。将第一掺杂型层和第二掺杂型层转移至第一ILD层的顶面。第一和第二掺杂型层是堆叠的并且是具有相反掺杂类型的半导体材料。图案化第一和第二掺杂型层以形成第一掺杂型线和位于第一掺杂型线上面的第二掺杂型线。形成跨越第一和第二掺杂型线的栅电极。栅电极以及第一和第二掺杂型线至少部分地限定JSD。

公开(公告)号：CN108231889A

公开(公告)日：2018-06-29

申请号：CN201710950065.6

申请日：2017-10-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  吴忠政 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  后藤贤一 ,  郭大鹏 ,  杨育佳 ,  吴志强 ,  林佑明

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/78696 ,  H01L21/02521 ,  H01L21/02527 ,  H01L21/02568 ,  H01L21/823821 ,  H01L21/8256 ,  H01L27/0886 ,  H01L29/1606 ,  H01L29/24 ,  H01L29/66 ,  H01L29/7851

Abstract: 描述了包括二维(2‑D)材料的半导体结构及其制造方法。通过在诸如鳍式场效应晶体管(FET)的晶体管栅极构架中采用2‑D材料，本发明的半导体结构包括垂直栅极结构并且包含2‑D材料，诸如石墨烯、过渡金属二硫属化物(TMD)或磷烯。本发明的实施例还涉及具有垂直结构的2‑D材料晶体管。

公开(公告)号：CN107546269A

公开(公告)日：2018-01-05

申请号：CN201710217965.X

申请日：2017-04-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江国诚 ,  朱熙甯 ,  王志豪 ,  梁英强 ,  卡洛斯·H·迪亚兹

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: FinFET器件包括具有鳍结构的半导体层，该鳍结构突出到半导体层之外。鳍结构包括第一部分和设置在第一部分上方的第二部分。在半导体衬底上方设置介电层。通过介电层围绕鳍结构的第一部分。在介电层上方设置金属层。通过金属层围绕鳍结构的第二部分。介电层具有比金属层更大的氮含量。鳍结构的第一部分还具有比鳍结构的第二部分的第二侧面更粗糙的第一侧面。本发明还提供了半导体器件及其制造方法。

公开(公告)号：CN106169499A

公开(公告)日：2016-11-30

申请号：CN201510728966.1

申请日：2015-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/423 ,  H01L21/28

CPC classification number: H01L29/7845 ,  H01L21/02532 ,  H01L21/02592 ,  H01L21/0262 ,  H01L21/02667 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/7847 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851 ,  H01L21/28008 ,  H01L29/0603 ,  H01L29/4232

Abstract: 本发明提供一种制造Fin FET的方法，方法包括在衬底上形成鳍结构。鳍结构包括上层，并且从隔离绝缘层暴露上层的一部分。在鳍结构的一部分上方形成栅极结构。在栅极结构和未被栅极结构覆盖的鳍结构上方形成非晶层。通过对非晶层进行部分地再结晶，在未被栅极结构覆盖的鳍结构上方形成再结晶层。去除未再结晶的剩余的非晶层。在再结晶层上方形成源极和漏极电极层。本发明还提供一种半导体器件。

公开(公告)号：CN109525232B

公开(公告)日：2023-01-17

申请号：CN201711286017.8

申请日：2017-12-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李建兴 ,  张智胜 ,  威尔曼·蔡 ,  张家文 ,  叶凌彦 ,  卡洛斯·H·迪亚兹

IPC: H03K17/687

Abstract: 本发明的实施例涉及一种半导体器件包括：用于提供第一电位的第一电位供应线，用于提供比第一电位低的第二电位的第二电位供应线，功能电路，以及设置在第一电位供应线和功能电路之间的第一开关和设置在第二电位供应线和功能电路之间的第二开关中的至少一个。第一开关和第二开关是负电容FET。