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公开(公告)号：CN114902415A
公开(公告)日：2022-08-12
申请号：CN202080090747.4
申请日：2020-11-10
Applicant: 东京毅力科创株式会社
IPC: H01L27/11 , H01L23/528
Abstract: 披露一种制作半导体器件的方法，该方法包括：在衬底上形成第一晶体管结构的第一堆叠体；以及在该衬底上与该第一堆叠体相邻地形成第二晶体管结构的第二堆叠体。与该第一堆叠体相邻地形成该第二堆叠体，使得在该第一堆叠体的一端处的经堆叠S/D区面对在该第二堆叠体的一端处的相应堆叠S/D区。通过形成连接结构来连接该第一堆叠体和该第二堆叠体的第一对面对的S/D区，该连接结构在水平方向上延伸以将该第一对面对的S/D区彼此物理连接。将该第一堆叠体和该第二堆叠体的第二对面对的S/D区维持为彼此物理分离的一对分离的面对的S/D区。将第一金属互连结构和第二金属互连结构连接到该第二对面对的S/D区中的相应S/D区。
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公开(公告)号：CN114902399A
公开(公告)日：2022-08-12
申请号：CN202080091142.7
申请日：2020-12-31
Applicant: 东京毅力科创株式会社
IPC: H01L21/8238 , H01L27/092 , H01L29/06 , H01L29/423 , H01L29/786 , H01L29/66
Abstract: 提供了一种制作半导体器件的方法。在衬底上方形成层的初始堆叠。初始堆叠在第一材料层与第二材料层之间交替，第二材料层具有与第一材料层不同的成分。初始堆叠被划分为第一堆叠和第二堆叠。通过使用第一材料层作为第一GAA晶体管的相应沟道区以及使用第二材料层作为第一GAA晶体管的相应替代栅极，来在第一堆叠中形成第一GAA晶体管。通过使用第二材料层作为第二GAA晶体管的相应沟道区以及使用第一材料层作为第二GAA晶体管的相应替代栅极，来在第二堆叠中形成第二GAA晶体管。第二GAA晶体管从第一GAA晶体管竖直地偏移。
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公开(公告)号：CN114586154A
公开(公告)日：2022-06-03
申请号：CN202080072169.1
申请日：2020-08-21
Applicant: 东京毅力科创株式会社
IPC: H01L27/11578 , H01L29/06 , H01L29/792
Abstract: 一种电荷陷阱隧穿场效应晶体管(TFET)包括限定电荷俘获层的多个电介质材料层。p掺杂源极/漏极区和n掺杂源极区经由纳米沟道进行连接，该纳米沟道形成在该多个电介质层之间，从而形成电荷陷阱TFET。
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Patent Agency Ranking
公开(公告)号：CN113785384A
公开(公告)日：2021-12-10
申请号：CN202080027902.8
申请日：2020-03-02
Applicant: 东京毅力科创株式会社
IPC: H01L21/3213 , G03F7/20 , H01L21/67 , H01L23/544
Abstract: 一种用于在裸片级标记半导体衬底以提供唯一认证和序列化的方法，该方法包括：使用基于掩模的光刻法将第一图案的光化辐射投射到该衬底上的光刻胶层上，该第一图案限定半导体器件结构；以及使用直写式投射将第二图案的光化辐射投射到该光刻胶层上，该第二图案限定具有唯一电气签名的唯一布线结构。
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公开(公告)号：CN118339635A
公开(公告)日：2024-07-12
申请号：CN202280072745.1
申请日：2022-11-04
Applicant: 东京毅力科创株式会社
IPC: H01L21/302 , G03F7/20 , H01L21/311
Abstract: 本披露内容的各方面提供一种用于通过校正晶片形状来改进图案化的叠加对准的方法。例如，该方法可以包括接收晶片，该晶片具有带有至少部分制造的半导体器件的工作表面以及与工作表面相反的背侧表面。该方法还可以包括在背侧表面上形成第一应力源膜。第一应力源膜可以修改跨越晶片的工作表面的第一方向上的工作表面的叠加对准。该方法还可以包括在晶片的工作表面上形成一个或多个第一半导体结构。第一半导体结构在第一方向上对准。
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公开(公告)号：CN116888736A
公开(公告)日：2023-10-13
申请号：CN202280016684.7
申请日：2022-01-19
Applicant: 东京毅力科创株式会社 , 东京毅力科创美国控股有限公司
Abstract: 本披露的各方面提供了一种用于将小芯片形成到半导体结构上的方法。该方法可以包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；以及将第一侧附接至载体衬底。该方法可以进一步包括：在第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物；以及将载体衬底与第一半导体结构分离。该方法可以进一步包括：切割第一应力膜和第二应力膜的复合物以及第一半导体结构以限定至少一个小芯片；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得第二布线结构连接至第一布线结构。
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公开(公告)号：CN114651321A
公开(公告)日：2022-06-21
申请号：CN202080078385.7
申请日：2020-07-23
Applicant: 东京毅力科创株式会社
IPC: H01L21/762 , H01L21/265 , H01L21/324 , H01L21/02 , H01L25/065
Abstract: 本文的技术包括用于制造用于高级电路架构的高密度逻辑和存储器的方法。这种方法可以包括在单独的衬底上形成多层堆叠并在这些多层堆叠上方形成键合膜，然后使这些键合膜接触并键合，以形成包括这些多层堆叠中的每一个的组合结构。可以重复该方法以形成其他组合。在迭代之间，晶体管器件可以由这些组合结构形成。电离原子注入可以促进预定用于生长其他多层的衬底的裂解，其中，退火使该衬底在电离原子注入的预定穿透深度处被弱化。
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公开(公告)号：CN113826192A
公开(公告)日：2021-12-21
申请号：CN202080036071.0
申请日：2020-03-31
Applicant: 东京毅力科创株式会社
IPC: H01L21/8234 , H01L21/283 , H01L21/768 , H01L45/00
Abstract: 一种半导体器件包括具有多个晶体管器件的第一层级、以及定位在第一层级上的第一布线层级。第一布线层级包括平行于第一层级延伸的多条导电线、垂直于第一层级延伸的多个导电垂直互连、以及垂直于第一层级延伸并且包括具有可变电阻率的可编程材料的一个或多个可编程垂直互连，具有可变电阻率是在于一个或多个可编程垂直互连根据电流模式在导电与非导电之间改变。
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