-
公开(公告)号：CN113016054B
公开(公告)日：2024-02-20
申请号：CN201980075002.8
申请日：2019-11-12
Applicant: 东京毅力科创株式会社
Inventor： 杰弗里·史密斯 , 安东·德维利耶 , 罗伯特·布兰特 , 约迪·格热希科维亚克 , 丹尼尔·富尔福德
IPC: H01L21/033 , H01L21/3105
Abstract: 本文的技术包括用于使在半导体器件的制造中使用的膜平坦化的方法。这种制造可以在衬底的表面上生成各结构，并且这些结构在该表面上可以具有空间可变的密度。本文的平坦化方法包括在这些结构和该衬底之上沉积第一酸不稳定性膜，该第一酸不稳定性膜填充在这些结构之间。在该第一酸不稳定性膜之上沉积第二酸不稳定性膜。在该第二酸不稳定性膜之上沉积酸源膜，该酸源膜包括生酸剂，该生酸剂被配置为响应于接收到具有预定波长的光的辐射而生成酸。将辐射图案投射在该酸源膜上方，该辐射图案在该辐射图案的预定区域处具有空间可变的强度。
-
公开(公告)号：CN116888736A
公开(公告)日：2023-10-13
申请号：CN202280016684.7
申请日：2022-01-19
Applicant: 东京毅力科创株式会社 , 东京毅力科创美国控股有限公司
Abstract: 本披露的各方面提供了一种用于将小芯片形成到半导体结构上的方法。该方法可以包括：提供第一半导体结构，该第一半导体结构具有形成在其第一侧上的第一电路和第一布线结构；以及将第一侧附接至载体衬底。该方法可以进一步包括：在第一半导体结构的第二侧上形成第一应力膜和第二应力膜的复合物；以及将载体衬底与第一半导体结构分离。该方法可以进一步包括：切割第一应力膜和第二应力膜的复合物以及第一半导体结构以限定至少一个小芯片；以及将该至少一个小芯片结合到具有第二电路和第二布线结构的第二半导体结构，使得第二布线结构连接至第一布线结构。
-
公开(公告)号：CN114127899A
公开(公告)日：2022-03-01
申请号：CN202080051601.9
申请日：2020-06-17
Applicant: 东京毅力科创株式会社
Inventor： 丹尼尔·富尔福德 , 约迪·格热希科维亚克 , 安东·德维利耶
IPC: H01L21/321 , H01L21/768
Abstract: 本披露内容涉及用于通过放大和控制z高度技术来平坦化衬底的技术和方法。可以针对每个器件对z高度的可变性进行建模或测量。然后可以在衬底上形成和加工相对高度图案。通过使用具有不同蚀刻速率的不同材料，可以将平坦化图案转移到该衬底或系统来形成平坦化的衬底表面以改进光刻。此外，可以使用相同的方法精确控制过渡区斜率。
-
公开(公告)号：CN114585969B
公开(公告)日：2025-02-07
申请号：CN202080064261.3
申请日：2020-09-17
Applicant: 东京毅力科创株式会社
Inventor： 安东·J·德维利耶 , 约迪·格热希科维亚克 , 丹尼尔·富尔福德 , 理查德·A·法雷尔 , 杰弗里·史密斯
Abstract: 提供了一种在基板上形成图案的方法。该方法包括在基板的下层上形成第一层，其中，第一层被图案化以具有第一结构。该方法还包括在第一结构的侧表面上沉积接枝材料，其中，接枝材料包括溶解性转移材料。该方法还包括将溶解性转移材料扩散预定距离进入邻接溶解性转移材料的相邻结构，其中，溶解性转移材料改变相邻结构在显影剂中的溶解性，并且使用显影剂去除相邻结构的可溶部分以形成第二结构。
-
公开(公告)号：CN113016062B
公开(公告)日：2024-08-23
申请号：CN201980074265.7
申请日：2019-11-12
Applicant: 东京毅力科创株式会社
Inventor： 约迪·格热希科维亚克 , 安东·德维利耶 , 丹尼尔·富尔福德
IPC: H01L21/768 , H01L21/02 , H01L21/324
Abstract: 本文的技术包括在包括半导体晶圆的衬底上形成适形膜的方法。常规的成膜技术可能是缓慢且昂贵的。本文的方法包括在该衬底上沉积自组装单层(SAM)膜。该SAM膜可以包括被配置为响应于预定刺激而产生酸的酸产生剂。在该SAM膜上沉积聚合物膜。该聚合物膜可溶于预定显影剂并且被配置为响应于暴露于该酸而改变溶解度。该酸产生剂被刺激并产生酸。将该酸扩散到该聚合物膜中。用该预定显影剂对该聚合物膜进行显影，以去除该聚合物膜的未被保护免于该预定显影剂的部分。可以将这些方法步骤重复希望的次数，以逐层生长聚集膜。
-
Patent Agency Ranking
公开(公告)号：CN117795647A
公开(公告)日：2024-03-29
申请号：CN202280053016.1
申请日：2022-08-15
Applicant: 东京毅力科创株式会社
IPC: H01L21/033 , G03F7/38 , G03F7/20
Abstract: 一种形成亚分辨率特征的方法，该方法包括：通过掩模将形成在衬底上方的光致抗蚀剂层暴露于具有365nm或更长的第一波长的第一紫外光(UV)辐射，该掩模被配置成以第一临界尺寸形成特征，该光致抗蚀剂层包括暴露于该第一UV辐射的第一部分和在用该第一UV辐射暴露之后未暴露于该第一UV辐射的第二部分；将该第一部分和该第二部分暴露于第二UV辐射；以及在将光致抗蚀剂层暴露于该第二UV辐射之后使该光致抗蚀剂层显影以形成具有小于该第一临界尺寸的第二临界尺寸的亚分辨率特征。
-
公开(公告)号：CN107799451B
公开(公告)日：2023-05-02
申请号：CN201710791991.3
申请日：2017-09-05
Applicant: 东京毅力科创株式会社
Abstract: 本公开提供了半导体加工中控制曲度以控制叠对的位置特定的应力调节。本公开的技术包括通过校正或调整晶片的弯曲来校正图案叠对误差的系统和方法。特定于位置的对半导体衬底上的应力的调整减小了叠对误差。特定于位置的应力调整独立地修改衬底上的特定区、区域或点位置以改变在那些特定位置处的晶片曲度，这降低了衬底上的叠对误差，转而改进了在衬底上创建的后续图案的叠对。本公开的技术包括：接收具有一定量的叠对误差的衬底；测量衬底的曲度以映射跨衬底的z高度偏差；生成叠对校正图案；以及通过独立于其他坐标位置的修改在特定位置处物理地修改衬底上的内应力。这样的修改可以包括蚀刻衬底的背面表面。一个或多个加工模块可用于这种加工。
-
公开(公告)号：CN115552579A
公开(公告)日：2022-12-30
申请号：CN202180031784.2
申请日：2021-03-26
Applicant: 东京毅力科创株式会社
IPC: H01L21/67 , H01L21/687 , G01B11/24 , G03F7/16 , G03F7/30
Abstract: 可以使用光来监测在衬底上涂覆液体。通过将光引导至衬底上的一个点，当液体经过该点时，一些光会被反射，而一些光会被散射。监测这种行为可以指示衬底是否已被液体成功涂覆，并且识别缺陷。此外，可以监测涂覆时间以进行过程调整。
-
公开(公告)号：CN113016062A
公开(公告)日：2021-06-22
申请号：CN201980074265.7
申请日：2019-11-12
Applicant: 东京毅力科创株式会社
Inventor： 约迪·格热希科维亚克 , 安东·德维利耶 , 丹尼尔·富尔福德
IPC: H01L21/768 , H01L21/02 , H01L21/324
Abstract: 本文的技术包括在包括半导体晶圆的衬底上形成适形膜的方法。常规的成膜技术可能是缓慢且昂贵的。本文的方法包括在该衬底上沉积自组装单层(SAM)膜。该SAM膜可以包括被配置为响应于预定刺激而产生酸的酸产生剂。在该SAM膜上沉积聚合物膜。该聚合物膜可溶于预定显影剂并且被配置为响应于暴露于该酸而改变溶解度。该酸产生剂被刺激并产生酸。将该酸扩散到该聚合物膜中。用该预定显影剂对该聚合物膜进行显影，以去除该聚合物膜的未被保护免于该预定显影剂的部分。可以将这些方法步骤重复希望的次数，以逐层生长聚集膜。
-
公开(公告)号：CN105765462B
公开(公告)日：2019-03-19
申请号：CN201480064441.6
申请日：2014-11-26
Applicant: 东京毅力科创株式会社
Inventor： 安东·J·德维利耶 , 丹尼尔·富尔福德 , 赫里特·J·勒斯因克
IPC: G03F7/20
Abstract: 本文中的技术包括提供将光空间控制地或基于像素地投影到基板上以调整各种基板属性的系统和方法。投影到基板表面的给定的基于像素的图像可以基于基板信号。基板信号可以在空间上表示跨基板的表面的非均匀性。这种非均匀性可以包括能量、热、临界尺寸、光刻曝光剂量等。这样的基于像素的光投影可以用于调整基板的各种属性，包括调整临界尺寸、加热均匀性、蒸发冷却以及产生感光剂。将这样的基于像素的光投影与光刻图案化工艺和/或加热过程相结合提高了处理的均匀性并且减少了缺陷。实施方式可以包括使用数字光处理(DLP)芯片、光栅光阀(GLV)或其他的基于网格的微投影技术。
-
-
-
-
-
-
-
-
-
Search Results
21
records
(took 0.025 seconds)
