公开(公告)号：CN108878427B

公开(公告)日：2023-09-19

申请号：CN201810246905.5

申请日：2018-03-23

Applicant: 瑞萨电子株式会社

Inventor： 山越英明 ,  桥本孝司 ,  阿部真一郎 ,  大水祐人

IPC: H10B43/30 ,  H10B43/35 ,  H10B43/40 ,  H01L21/336 ,  H01L29/792

Abstract: 本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。

公开(公告)号：CN108573915B

公开(公告)日：2023-09-19

申请号：CN201810110607.3

申请日：2018-02-05

Applicant: 瑞萨电子株式会社

Inventor： 关川宏昭 ,  德光成太 ,  小室明日翔

IPC: H01L21/768 ,  H01L21/762

Abstract: 本发明提供一种半导体装置及其制造方法。当在电路区域中形成在比元件分离用的槽深的槽内形成且将布线与半导体基板电连接的基板接触插塞的情况下，防止由于基板接触开口率不足引起的基板接触插塞的电阻值的增大。将连接到布线(M1)和半导体基板(SB)并且不构成电路的基板接触插塞(SP2)形成于半导体芯片区域的边缘部的密封环区域(1B)。将基板接触插塞(SP2)埋入于比元件分离用的槽(D1)深的槽(D2)内。

公开(公告)号：CN108091681B

公开(公告)日：2023-09-19

申请号：CN201711160518.1

申请日：2017-11-20

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的一实施方式的半导体器件具有：半导体衬底，其具有第一面；绝缘隔离构造，其配置在第一面侧、且具有第一深度；以及栅极电极。半导体衬底具有与第一面相接而配置的源极区域以及漏极区域、与第一面相接而配置且具有第二深度的相反导电型区域、以包围源极区域的方式与第一面相接而配置的体区域、以及以包围漏极区域及相反导电型区域并且在与源极区域之间夹持体区域的方式与所述第一面相接而配置的漂移区域。源极区域、漂移区域及漏极区域是第一导电型，体区域及相反导电型区域是与第一导电型相反的导电型即第二导电型，绝缘隔离构造配置在漏极区域与相反导电型区域之间。第一深度比第二深度深。

公开(公告)号：CN108666225B

公开(公告)日：2023-09-15

申请号：CN201810130900.6

申请日：2018-02-09

Applicant: 瑞萨电子株式会社

Inventor： 柳生祐贵 ,  磯崎诚也

IPC: H01L21/60 ,  H01L21/56 ,  H01L23/488

Abstract: 本公开涉及制造半导体装置的方法。为了提供具有改进的可靠性的半导体装置。制造半导体装置的方法包括：将由铜组成的导线与在半导体芯片的焊盘电极上形成的导电层连接，对半导体芯片进行热处理，以及然后用树脂密封半导体芯片和导线。

公开(公告)号：CN116705760A

公开(公告)日：2023-09-05

申请号：CN202211699822.4

申请日：2022-12-28

Applicant: 瑞萨电子株式会社

Inventor： 工藤章太郎

IPC: H01L23/538 ,  H01L21/768

Abstract: 本公开的各种实施例涉及一种半导体器件及其制造方法。一种半导体器件，包括半导体衬底(SUB)上的绝缘层(IFL)、该绝缘层(IFL)上的导电膜(PL)、覆盖该导电膜(PL)的层间绝缘膜(IL)、该层间绝缘膜(IL)、该导电膜(PL)和该绝缘层(IFL)中的接触孔(CH1)、以及嵌入该接触孔(CH1)中的插塞(PG1)。该层间绝缘膜(IL)的侧表面与该导电膜(PL)的侧表面分离以暴露该导电膜(PL)的上表面的一部分，并且该绝缘层(IFL)的该侧表面与该导电膜(PL)的该侧表面分离以暴露该导电膜(PL)的下表面的一部分。从该导电膜(PL)的该下表面到该接触孔(CH1)的该底部的距离(L1)比从该导电膜(PL)的该侧表面到该层间绝缘膜(IL)的该侧表面的距离(L2)长。

公开(公告)号：CN116666451A

公开(公告)日：2023-08-29

申请号：CN202310020548.1

申请日：2023-01-06

Applicant: 瑞萨电子株式会社

Inventor： 五十岚俊昭 ,  中西翔 ,  宇野友彰 ,  柳井幸志郎 ,  村山昌也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/40 ,  H01L29/417

Abstract: 本公开的各实施例涉及一种半导体器件以及半导体器件的制造方法。在构成半导体器件的半导体衬底的主表面上形成绝缘膜，以覆盖场板部分，在该绝缘膜上形成比所述场板部分厚的金属图案，在该绝缘膜上形成保护膜，以覆盖所述金属图案。该场板部分由一个或多个氮化硅膜和一个或多个的氧化硅膜的堆叠膜组成。

公开(公告)号：CN109144808B

公开(公告)日：2023-08-25

申请号：CN201810634259.X

申请日：2018-06-20

Applicant: 瑞萨电子株式会社

Inventor： 盐泽健治 ,  中村好秀 ,  李拓也 ,  中台浩 ,  国分彻也 ,  佐佐木宏幸

IPC: G06F11/277 ,  G01R31/317

Abstract: 本公开涉及半导体装置。相关的半导体装置具有不能进行具有高缺陷再现性的分析处理的问题。根据一个实施例，半导体装置1包括使用第一本地存储器区111执行存储在第一代码区121中的第一程序UP1的第一运算核心101和使用第二本地存储器区121执行存储在第二代码区121中的第二程序UP2的第二运算核心102。在分析模式中，半导体装置1执行使第一运算核心101和第二运算核心102两者都执行第一程序UP1的第一分析处理和使第一运算核心101和第二运算核心102两者都执行第二程序UP2的第二分析处理，并且对从第一分析处理和第二分析处理获取的多个运算结果数据片段AD1和AD2进行比较，从而获取用于缺陷分析的分析信息。

公开(公告)号：CN108695390B

公开(公告)日：2023-08-25

申请号：CN201810284461.4

申请日：2018-04-02

Applicant: 瑞萨电子株式会社

Inventor： 安孙子雄哉 ,  山口夏生 ,  江口聪司

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 在具有超级结结构的垂直功率MOSFET中，即使n型柱状物区域和p型柱状物区域的纵横比增加来改变p型柱状物区域的杂质浓度，也可以确保功率MOSFET的耐压。P型半导体区域PR1形成在与p型柱状物区域PC1相邻的n型柱状物NC1的侧面上。在该配置中，p型半导体区域PR1从n型柱状物区域NC1的上端部开始形成深度，该深度是从n型柱状物区域NC1的侧面的上端部至下端部的高度的大约一半。这使得包括p型半导体区域PR1和p型柱状物区域PC1的整个p型柱状物区域的侧面倾斜。

公开(公告)号：CN116614101A

公开(公告)日：2023-08-18

申请号：CN202310105288.8

申请日：2023-02-13

Applicant: 瑞萨电子株式会社

Inventor： 竹川响弥 ,  柴田贤一 ,  松井浩明

IPC: H03H7/38 ,  H01F17/00 ,  H04B1/40

Abstract: 本公开的一个或多个实施例涉及半导体器件和阻抗匹配电路装置。相关领域的半导体器件存在由于阻抗匹配电路装置而信号损耗增加的问题。根据一个实施例，一种半导体器件包括：第一端子，被连接到天线；第二端子，被连接到接收电路装置的输入端子；第三端子，被连接到发送电路装置的输出端子；第一电感器，被布置在从第一端子向第二端子延伸的信号路径中；以及第二电感器，被布置在从第一端子向第三端子延伸的信号路径中，并且第一电感器和第二电感器被形成为在平面图中具有至少部分重叠的部分。

公开(公告)号：CN107452708B

公开(公告)日：2023-08-18

申请号：CN201710333168.8

申请日：2017-05-12

Applicant: 瑞萨电子株式会社

Inventor： 内田慎一 ,  田中敬一郎 ,  藏本贵文

IPC: H01L23/522 ,  H01L21/768 ,  G01R22/10 ,  G01R15/18

Abstract: 本申请涉及半导体器件、电能测量仪器和半导体器件的制造方法。根据一个实施例，半导体器件包括Si衬底、形成在设置于Si衬底之上的布线层中的电感器和形成为围绕电感器的屏蔽件，其中屏蔽件包括在布线层中的其中形成电感器的层和该层之上的层中形成的金属以及在Si衬底和Si衬底之上的布线层之间形成的硅化物。