-
公开(公告)号：CN108878427B
公开(公告)日：2023-09-19
申请号：CN201810246905.5
申请日：2018-03-23
Applicant: 瑞萨电子株式会社
IPC: H10B43/30 , H10B43/35 , H10B43/40 , H01L21/336 , H01L29/792
Abstract: 本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。
-
公开(公告)号：CN109148465A
公开(公告)日：2019-01-04
申请号：CN201810618493.3
申请日：2018-06-15
Applicant: 瑞萨电子株式会社
IPC: H01L27/1157
Abstract: 本申请涉及半导体器件和制造半导体器件的方法。在包括非易失性存储器的半导体器件中，未选定位的存储器晶体管的信息在信息写入操作期间被意外擦除。阱区被提供在SOI衬底中限定的块体区的存储器区中。具有LDD区和扩散层的存储器晶体管被提供在所述阱区中。抬升的外延层被提供在所述阱区的所述表面上。所述LDD区从所述阱区的定位在栅电极的侧壁表面正下方的部分提供至所述阱区的定位在所述抬升的外延层正下方的部分。所述扩散层被提供在所述抬升的外延层中。
-
公开(公告)号：CN105470203A
公开(公告)日：2016-04-06
申请号：CN201510640606.6
申请日：2015-09-30
Applicant: 瑞萨电子株式会社
IPC: H01L21/8247
Abstract: 本发明涉及一种制造半导体器件的方法。为了提供具有改善的性能的半导体器件同时改善半导体器件的制造步骤中的吞吐量。在半导体衬底上形成由第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜构成的绝缘膜部。所述第二绝缘膜是第一电荷存储膜并且所述第四绝缘膜是第二电荷存储膜。所述第一电荷存储膜含有硅和氮；所述第三绝缘膜含有硅和氧；并且所述第二电荷存储膜含有硅和氮。所述第三绝缘膜的厚度小于所述第一电荷存储膜的厚度并且所述第二电荷存储膜的厚度大于所述第一电荷存储膜的厚度。通过用含水的处理液对所述第一电荷存储膜的上表面进行处理来形成所述第三绝缘膜。
-
Patent Agency Ranking
公开(公告)号：CN105470203B
公开(公告)日：2020-01-24
申请号：CN201510640606.6
申请日：2015-09-30
Applicant: 瑞萨电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/423 , H01L29/792
Abstract: 本发明涉及一种制造半导体器件的方法。为了提供具有改善的性能的半导体器件同时改善半导体器件的制造步骤中的吞吐量。在半导体衬底上形成由第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜构成的绝缘膜部。所述第二绝缘膜是第一电荷存储膜并且所述第四绝缘膜是第二电荷存储膜。所述第一电荷存储膜含有硅和氮；所述第三绝缘膜含有硅和氧；并且所述第二电荷存储膜含有硅和氮。所述第三绝缘膜的厚度小于所述第一电荷存储膜的厚度并且所述第二电荷存储膜的厚度大于所述第一电荷存储膜的厚度。通过用含水的处理液对所述第一电荷存储膜的上表面进行处理来形成所述第三绝缘膜。
-
公开(公告)号：CN108735759A
公开(公告)日：2018-11-02
申请号：CN201810374912.3
申请日：2018-04-24
Applicant: 瑞萨电子株式会社
Inventor： 阿部真一郎
IPC: H01L27/11563 , H01L27/11568
CPC classification number: H01L29/66833 , G11C16/0475 , H01L21/28194 , H01L27/115 , H01L27/11573 , H01L29/40117 , H01L29/4234 , H01L29/513 , H01L29/517 , H01L29/66492 , H01L29/665 , H01L29/6653 , H01L29/6656 , H01L29/6659 , H01L29/66628 , H01L29/792 , H01L27/11563 , H01L27/11568
Abstract: 构成存储单元的栅极绝缘膜的最上层的绝缘膜包含氧化硅膜，并且是添加金属或金属氧化物的层。绝缘膜的形成步骤包括以下步骤：形成氧化硅膜；以及通过溅射工艺将金属或金属氧化物以原子或分子状态添加到氧化硅膜上。金属的氧化物的介电常数高于氧化硅的介电常数，并且金属氧化物的介电常数高于氧化硅的介电常数。高K添加层因此用作构成存储单元的栅极绝缘膜的绝缘膜，从而可以保持阈值电压的高饱和水平同时减小驱动电压(用于擦除或写入的施加电压)，这带来存储单元的可靠性的提高。
-
公开(公告)号：CN107731819A
公开(公告)日：2018-02-23
申请号：CN201710560757.X
申请日：2017-07-11
Applicant: 瑞萨电子株式会社
IPC: H01L27/11517 , H01L27/11563 , H01L27/115
CPC classification number: H01L27/11563 , H01L21/28282 , H01L27/1157 , H01L27/11573 , H01L27/11517 , H01L27/115
Abstract: 提供一种制造半导体器件的方法，实现了半导体器件的稳定性的提高。得到以下结构：在位于存储区中的半导体衬底上方形成用于存储元件的栅绝缘膜的第一绝缘膜，在位于较低击穿电压MISFET形成区中的半导体衬底上方形成用于较低击穿电压MISFET的栅绝缘膜的第二绝缘膜和在位于较高击穿电压MISFET形成区中的半导体衬底上方形成用于较高击穿电压MISFET的栅绝缘膜的第三绝缘膜。随后形成用于栅电极的膜，然后对膜进行图案化，以形成存储元件、较低击穿电压MISFET和较高击穿电压MISFET的相应栅电极。在形成第一绝缘膜的步骤之后，执行形成第二绝缘膜的步骤。在形成第一绝缘膜的步骤之前，执行形成第三绝缘膜的步骤。
-
公开(公告)号：CN107731819B
公开(公告)日：2023-07-18
申请号：CN201710560757.X
申请日：2017-07-11
Applicant: 瑞萨电子株式会社
Abstract: 提供一种制造半导体器件的方法，实现了半导体器件的稳定性的提高。得到以下结构：在位于存储区中的半导体衬底上方形成用于存储元件的栅绝缘膜的第一绝缘膜，在位于较低击穿电压MISFET形成区中的半导体衬底上方形成用于较低击穿电压MISFET的栅绝缘膜的第二绝缘膜和在位于较高击穿电压MISFET形成区中的半导体衬底上方形成用于较高击穿电压MISFET的栅绝缘膜的第三绝缘膜。随后形成用于栅电极的膜，然后对膜进行图案化，以形成存储元件、较低击穿电压MISFET和较高击穿电压MISFET的相应栅电极。在形成第一绝缘膜的步骤之后，执行形成第二绝缘膜的步骤。在形成第一绝缘膜的步骤之前，执行形成第三绝缘膜的步骤。
-
公开(公告)号：CN108878427A
公开(公告)日：2018-11-23
申请号：CN201810246905.5
申请日：2018-03-23
Applicant: 瑞萨电子株式会社
IPC: H01L27/115 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L21/336 , H01L29/792
Abstract: 本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。
-
-
-
-
-
-
-
Search Results
8
records
(took 0.039 seconds)
